FPGA后仿真，激励信号都是来自testbench吗? 跪求大神指点

manadar · 发表于 2013-10-18 23:59:16

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新手一个，跪求大神只指点。软件是ISE + Modelsim，语言是VHDL。
要写论文，在FPGA上运行一个算法，目的是提高算法的运行速度。
如果只用ISE + Modelsim进行布局布线后仿真，clk时钟周期如何设置，也是用testbench吗？
现在在testbench里设置的时钟周期是100ns，是不是根据具体器件修改时钟周期？
布局布线仿真是基于具体器件的，能直接使用这个器件的时钟吗？

shiyinjita · 发表于 2013-10-20 19:52:50

是用testbench，后仿真只是把综合后的逻辑延迟加入到前仿真中，所有的服务代码不变，是的，不同的器件的时钟不一样，

manadar · 发表于 2013-10-21 09:19:12

回复 2# shiyinjita

太感谢你了经过这段时间学习，对FPGA有了更加深入的理解

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