这样的时钟怎么做约束？？

xieyuwuhen · 发表于 2013-10-14 14:13:25

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各位大侠，这是前端的一个设计，如图中所示，有一个clk_bit的门控时钟，clk_bit是由输入信号data_ana的上升沿，根据边沿检测得到的，像这种不规则的时钟，应该怎样做约束啊？？、

wenjian07 · 发表于 2013-10-17 15:13:53

后段还要写约束？压力大了

fengzhepianzhou · 发表于 2013-10-19 20:57:33

时钟可以穿过门控，因此这里按照正常的定义既可以

arthur_wang_orz · 发表于 2013-10-19 21:04:40

没有规律的那些不是时钟信号从有规律周期等开始的地方，create clock

陈涛 · 发表于 2013-10-20 11:37:25

截取timing 最 critical 的那段，按照有规律的波形处理

xieyuwuhen · 发表于 2013-10-21 14:50:12

本帖最后由 xieyuwuhen 于 2013-10-21 14:54 编辑

回复 5# 陈涛

陈版主，怎样才算critical 的了？时间最短的？
还有，我整个系统只有一个外部输入时钟，产生的这个clk_bit时钟，我是create_clock 还是create_generated_clock ？？？？？？

fiser · 发表于 2013-10-21 16:33:33

我想在clk_bit generate是比较完整的。在data_ana则 create. 需要按可能的最快频率来设定。

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