一个whole_chip设计中在整个流程中，每步需要考虑什么呀？

龙溪小泮 · 发表于 2013-9-7 00:58:51

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RT，大家讨论讨论floorplan，powerplan，placement，cts，route，PT timing signoff，每步的重点是什么，目标是什么？

pebay888 · 发表于 2013-9-7 22:22:39

涉及地内容太多了

joemool · 发表于 2013-9-8 21:19:32

一个一个来吧。都讲清楚了，可以写书了。

damonzhao · 发表于 2013-9-9 09:23:37

又是面试题目啊？

陈涛 · 发表于 2013-9-9 10:57:14

如果真是面试题目，直接按照joemool版主的回答就可以了

龙溪小泮 · 发表于 2013-9-9 11:16:06

回复 5# 陈涛

不是，我只是想看看各位大大的经验，我才好了解我自己还有那些方面欠缺。像面试的时候有时候不清楚面试官想问的意思，我答得也不知所云了。我做项目一直没有良好的学习平台，只有靠自己，所以现在一直半懵懂状态。自己看资料，感觉没方向。哎

龙溪小泮 · 发表于 2013-9-9 11:17:00

回复 4# damonzhao

不是，我只是想看看各位大大的经验，我才好了解我自己还有那些方面欠缺。像面试的时候有时候不清楚面试官想问的意思，我答得也不知所云了。我做项目一直没有良好的学习平台，只有靠自己，所以现在一直半懵懂状态。自己看资料，感觉没方向。哎

龙溪小泮 · 发表于 2013-9-9 11:18:06

回复 3# joemool

不是，我只是想看看各位大大的经验，我才好了解我自己还有那些方面欠缺。像面试的时候有时候不清楚面试官想问的意思，我答得也不知所云了。我做项目一直没有良好的学习平台，只有靠自己，所以现在一直半懵懂状态。自己看资料，感觉没方向。哎

online2011 · 发表于 2013-9-9 19:49:13

回复 1# 龙溪小泮
抛砖引玉吧。
floorplan阶段是整个流程的重点，需要考虑的因素比较多。需要确定initial utilization。IO以及analog等IP的摆放。data flow的分析和对应memory的摆放。如果是较复杂的系统，还需要考虑各个子模块之间的talk，确定各个子模块的相对位置以及channel宽度。
preCTS主要做timing/power/area/congestion的优化，注意congestion map/module hierarchy/high local cell density
CTS，主要判断的指标是latency/transition/level/skew/power/OCV，需要结合postCTS结果进行分析。
PostCTS以后没什么好看的。前面如果顺利了，后面一般比较顺。
尽量在前面预测后面可能会碰到的问题，这样会减少iteration的次数。

混乱三千年 · 发表于 2013-9-22 17:40:09

我记得你说做过fullchip ？

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