关于MCB控制DDR2功能仿真

xww25140 · 发表于 2013-8-21 18:08:44

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本帖最后由 xww25140 于 2013-8-21 18:23 编辑

我用MCB控制DDR2，在Isim中做功能仿真，我下载了DDR2的verilog模型，做了个顶层的文件调用MCB核与DDR2模型，现在仿真的时候端口只有我写的测试信号有效果，其他的信号全是0，我想是MCB没有正常工作。哪位做过功能仿真，求指点一下，哪些东西需要注意，还有DDR2的参数需要怎么改，我只改了端口的位宽。还有，我发现我的calib_done一直为低。

warking · 发表于 2013-8-21 18:48:25

ddr2的仿真模型有几个参数需要配置，按照你的设计需求配置
calib_done一直低，就表明ddr2控制器没有正常工作，查查时钟和复位是否正常。DDR2的参数也需要仔细修改有些是用于综合的参数有些是仿真的参数，都需要正确配置

xww25140 · 发表于 2013-8-22 10:10:17

回复 2# warking

谢谢，我的calib_done还是一直低，请问复位信号和时钟信号对了MCB就能正常工作了？和别的信号还有关系没，比如说RZQ,RIO，？

warking · 发表于 2013-8-22 10:28:29

回复 3# xww25140

你的MCB核是哪里来的

xww25140 · 发表于 2013-8-22 11:32:16

回复 4# warking

用MIG生成的，而且我看生成的MCB接口有个信号名为c1_sys_clk,c1_sys_rst_i，但我在核中发现有定义了另外一个wire c1_async_rst的信号，c1_async_rst分别引进了memc1_wrapper_inst和memc1_infrastructure_inst中，c1_sys_rst_i只进入了memc1_infrastructure_inst中，我给搞糊涂了，手册上说的async_rst是MCB的复位信号，但在核中c1_async_rst只是个wire型的，这两个到底哪个是复位的信号？还有没有别的啥可能出错的，我功能仿真没怎么做过，我看有说timescale问题的，我尝试改了timescale发现没啥变化。现在calib_done信号开始是X，过了一会就变低，然后一直是低。

xww25140 · 发表于 2013-8-22 14:28:10

本帖最后由 xww25140 于 2013-8-22 15:31 编辑

回复 4# warking

testbench顶层模块里写的输出信号都正常，但现在发现被调用的模块里的输入端口是Z状态，就是说我的激励信号没有写进来，这是什么个情况？我没有用example design里的，我是自己下的ddr2 verilog模型，生成一个MCB核，然后做了个顶层文件调用ddr2和MCB，再写的testbench，IP核是不是给了复位和时钟信号就能启动的？

warking · 发表于 2013-8-23 14:04:16

回复 6# xww25140

IP核给了正确的复位和时钟信号后，一段时间后calib_done可以变高，如果没有变高，就说明phy不能用，更不用说控制器。在calibration阶段，phy的连接和ddr的模型的连接至关重要。还有如果是你自己下的ddr模型，你要修改一些参数。

时钟和复位正确提供后，你看一下你的ddr总线上的信号是不是正常

warking · 发表于 2013-8-23 14:09:31

回复 5# xww25140

最顶层输入的复位信号不能直接给控制器使用，这个复位信号需要在核内部通过instrasture模块延时，产生出来一个延时后的复位信号，这个延时后的复位信号才是核真正的复位信号。
如果你用ISim仿真的话，calib_done信号变为高电平至少也需要10分钟的时间。这个阶段在命令窗口会打出非常多的信息，都是phy初始化过程中的一些信息

xww25140 · 发表于 2013-8-26 11:38:07

回复 8# warking
功能仿真已经完成了，非常感谢，calib_done确实需要很久才拉高，拉高后才能输入命令和读写信号，以前仿真的时间不够。另外我发现MCB核默认的PLL输入时钟和DDR2的运行时钟频率是一样的，我一直以为是DDR2运行时钟的1/2.

alyssa_injd · 发表于 2013-12-30 11:00:41

ddr2 verilog模型

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