OFFSET OUT约束

110500623 · 发表于 2013-8-1 11:33:36

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

请教各位，FPGA中输出数据和时钟给下游器件如DAC，要让数据和时钟输出能对齐，在忽略外部PCB布线时延上，FPGA应该做什么约束才能保证呢，如果做OFFSET OUT约束的话，可能都能满足小于约束值，但不一定两个的值是基本一致的。坐等高手来解惑

yangyuf1 · 发表于 2013-8-1 14:03:03

这个基本没法保证。首先确保所有数据输出都是寄存器的，并且放在IO cell里面（ISE有此设置）。
方法：
1）：如果始终频率不高（比如《=200MHZ）。可以采取故意把data在输出的时候用时钟负延寄存一下。这样setup/hold都有1/2T的时间。
2）：用示波器看data跟clock的关系，调整IODELAY的值（ISE UCF有设置）。