利用modelsim仿真MegaWizard_Plug-in调用的pll IP核时钟无法实现

江南炊烟 · 发表于 2013-7-23 15:13:26

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如题，我生成了文件

，其中PLL_inst.v为我自己写的testbench，利用modelsim仿真，

，仿真结果如图

仿真结果

，testbench：

`timescale 1 ps/ 1 ps
module PLL_vlg_tst();
// constants
// general purpose registers
reg eachvec;
// test vector input registers
reg areset;
reg inclk0;
reg pllena;
// wires
wire c0;
wire locked;
// assign statements (if any)
PLL i1 (
// port map - connection between master ports and signals/registers
.areset(areset),
.c0(c0),
.inclk0(inclk0),
.locked(locked),
.pllena(pllena)
);
always #10 inclk0=~inclk0;
initial
begin
inclk0 =0;
areset = 1'b1;
pllena = 1'b0;
#30 areset = 0;
#30 areset = 1;
#50 pllena = 1;
end
endmodule

复制代码

江南炊烟 · 发表于 2013-7-23 15:14:15

C0没看到时钟啊

element5 · 发表于 2013-7-23 15:31:34

本帖最后由 element5 于 2013-7-23 15:34 编辑

我用modelsim仿真fifo，pll的时候，都要将  altera_mf.v 220model.v库文件添加到Library file 的搜索目录下，如这样：
-v  D:\Verilog_Work\Quartus_work\MegaWizard\altera_mf.v
-v  D:\Verilog_Work\Quartus_work\MegaWizard\220model.v

在Compile菜单下的Compile Option下，有VHDL和Verilog两个页，我钟意Verilog。