verilog设计遇到的问题，请大牛指导

hiloco · 发表于 2013-7-15 23:04:49

本帖最后由 hiloco 于 2013-7-16 15:14 编辑

看看这样满足你的要求不

每当执行电路空闲的时候启动一次仲裁，

case(current_state)
READ: if ((rdcnt==`RD_TH)&&(wrop_fifoemp==0))
            next_state = WRITE;
         else if ((rdop_fifoemp==1)&&(wrop_fifoemp==0))
            next_state =WRITE;          else
            next_state =READ;
WRITE: if ((wrcnt==`WR_TH)&&(rdop_fifoemp==0))
            next_state =READ;
         else if ((wrop_fifoemp==1)&&(rdop_fifoemp==0))
            next_state = READ;
         else
            next_state =WRITE;
....................

`RD_TH和 `WR_TH 就是权重，如果两个fifo都非空那个，就会按照这个比例来执行
其他自己看着办吧

gjb649666926 · 发表于 2013-7-15 23:41:49

回复 16# hiloco

多谢，这个仲裁方法看起来还算合理，我可以参考参考

hiloco · 发表于 2013-7-16 15:12:56

回复 17# gjb649666926

修改了一下避免了其中一个fifo空的时候浪费时间等待，直接跳转到另一状态

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