问个PLL中CP的问题，敬请高手指教。

flyawayfc

我设计的charge pump里面包含有运放，参考时钟为20MHz，CP的bandgap 和LDO已经设计好，
1.我想问下运放的环路频宽大概取多少合适？
2.还有就是运放的input referred noise大概要取多少合适，才能不会去影响带内的噪声（就是运放的噪声要远小于CP的噪声）。
3.运放的PSRR取多少合适，当然PSRR和环路频宽有关的。。。
小弟初学PLL，敬请高手解答下，谢谢。。

暴君

OPA怎么接的？单侧反馈还是双侧？~单侧的话这个OPA是UGFB的~因此只要PLL的BW在OPA的平台上~对于PLL来说这个OPA就是不存在的~给个建议值的话2级OPA取GBW=10*wc肯定没问题~1级的话2*足矣~双侧的话一定要仿开环~
与其关注OPA的Noise~不如多考虑Iup和Idn的匹配吧~那个才是环内主噪声源~CP中噪声机理比较非主流~另外只有Fref是定不出PSRR的~要看你的Kvco和Power的noise pattern。
楼下高人补充指正~

idaidayou

回复 2# 暴君

你好 能介绍下，关于详细分析这个运放性能对整个CP性能影响的论文吗？