如何设计PIPELINE ADC中的开关，附上自己的设计原理图

wjx197733 · 发表于 2013-6-26 20:24:55

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本帖最后由 wjx197733 于 2013-6-27 05:55 编辑

最近把几年前做的一个10位50MHz的PIPELINE ADC整理了一下。整体设计大家可以看附件，用得是simc 1p5m的工艺，方便的话，大家可以用cadence spectre仿真一下。共模电平是1.65V，正参考电压是1.9V，负参考电压是1.4V。下面是1024点的fft仿真结果。

但是这个设计里面还是有很多问题。首先，以采样保持电路为例，电路图中采样保持电路的输出分别为SHN和SHP。仿真发现才采样周期和放大周期里面，SHP和SHN的输出的共模输出不一样，而且在这两个周期里面，共模电平也不太稳定；第8级的输出VON8和VOP8也有类似的现象。下面是仿真结果：

第二，第8级输出为VON8和VOP8，用spectre的calculator画出VON8-VOP8的波形，下面是仿真结果：

波形显示VON8-VOP8不太稳定，在仿真刚开始的1.7u左右，VON8-VOP8 的值在150mV左右开始下降，然后这个值就一直下降，仿真到22u左右的时间时，VON8-VOP8 的值就下降到127mV左右了。个人感觉结果不靠谱，这个值应该一直在127mV左右才对吧。

出现上面的两问题，我感觉还是电路中的开关没有设计好。所以发这个帖子向大家请教一下，如何设计PIPELINE ADC中的开关？请大家指点一下。谢谢！！
最后附上我的设计，以及仿真库。如果大家能帮我仿真一下，那就太好了！！

PIPELINE_ADC_10BITS_50MHz_20130624.tar.gz (861.93 KB , 下载次数: 411 )

wjx197733 · 发表于 2013-6-27 13:34:28

没人回复啊。大家是怎么设计开关的？

fayfay · 发表于 2013-6-27 14:04:41

鄙人愚见，输出共模不一样可能是电路不对称造成的，如果这是一个之前设计好的AD，则可能是输入swing导致输出的某一侧的管子到达线性区，可以从瞬态看看关键管子的vds及vdsat。共模不稳定可能是共模反馈力度过大造成的，如果是开关电容的共模反馈，可以改变共模采样电容及反馈电容的比值试试。
至于开关，大概就是带宽和寄生了，前辈经验似乎是，THA开关的带宽达到运放带宽的4~5倍都不为过，尺寸大带宽大，当然寄生也就越大。

wjx197733 · 发表于 2013-6-27 14:26:23

您好fayfay，谢谢您的回复，同时有3个问题请教您一下：
1.您提到的“输入swing导致输出的某一侧的管子到达线性区”是不是指电路从采样模式进入放大模式后，不能出现“摆率”的过程？
2.您提到的“共模反馈力度过大”如何理解？
3.您提到的“THA开关的带宽”如何理解？

再次向您请教，谢谢！！！

suewe · 发表于 2013-6-27 17:17:29

覺得若是output common mode voltage會有你說的變異程度，那麼FFT之後的ENOB不可能有9.8 bit這麼好!

wjx197733 · 发表于 2013-6-27 20:07:25

覺得若是output common mode voltage會有你說的變異程度，那麼FFT之後的ENOB不可能有9.8 bit這麼好!
suewe 发表于 2013-6-27 17:17

登录/注册后可看大图

我这个结果也只是在tt情况下仿真出来的。fft分析的程序就在http://bbs.eetop.cn/viewthread.php?tid=284358&highlight=下载。难道fft程序有问题？兄弟，方便的话帮我仿真一下

fayfay · 发表于 2013-6-28 07:23:03

回复 4# wjx197733

额，其实鄙人也是菜鸟，愚见而已。
1  进入线性区指，晶体管本来应该在输入范围的各点都有vds>vdsat,但由于设计之时没完全cover，致使在输入的某点以上，一些管子进入线性区，这会导致P、N极输出共模不一致。
2  共模反馈也会出现不稳定的情形，之前鄙人利用理想共模反馈仿真时，发现当反馈的倍数设定过高时，会出现阁下的图示情况，于是臆断阁下的可能是类似问题。
3  THA的带宽是运放带宽和开关带宽共同决定的，可以将开关带宽类比于运放带宽的概念，都是settle time。不过，要是阁下开关尺寸很大的话，开关的带宽可能都没啥影响了。