请教一个综合的问题

hit0821201

综合结果显示，关键路径DC插入了许多大驱动的buffer和反相器来增强驱动（不是时钟和复位），导致延时很大，时序违例太大。我觉得可能是约束设置得不对，但不知道是哪条命令的哪个参数设置不对。我设置的部分约束如下，请高手帮我诊断一下，谢谢！我用的是sMIC.18的库，时钟频率200M。 set_driving_cell -lib_cell INVX2 -library slow { "gpio*" "data*" "brdyn" "bexcn" "cb*" } set_input_transition 0.3 { "gpio*" "data*" "brdyn" "bexcn" "cb*" } set_load [expr {4 * [load_of "slow/INVX2/A"]}] [all_outputs] set_max_fanout 6 [get_designs $top_design] set high_fanout_net_threshold 10 set high_fanout_net_pin_capacitance 0.015 set_max_transition  0.3  [get_designs $top_design] set_max_capacitance 0.5  [get_designs $top_design]

陈涛

“我觉得可能是约束设置得不对”
如何判断出来的？

另外：为其他人的方便，请把标题写得更加详细清楚些，比如，DC综合时，插入许多buf的违例

hit0821201

回复 2# 陈涛


   嗯，版主说的是，我下次注意把题目写好。我判断的依据是，关键路径上插入了好多大驱动的buffer和INV，比如INVX20， BUFFERX20，可能是后面的负载设置大了？还是什么，不然为何要这么大驱动。关键路径为寄存器到寄存器之间，中间组合路径很长，而且有好几个加法器。时序优化不上来，很郁闷。

陈涛

如果关键路径为寄存器到寄存器之间，可能与选择的wire load model, 和max fanout, transition, cap有关

hit0821201

回复 4# 陈涛

哦，谢谢斑竹

AveryYoung

建议你把报告贴出来下，带上cap和fanout的信息。