library compiler求助

mars_bmx · 发表于 2013-6-10 22:33:44

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请问有比较熟悉synopsys library compiler的吗？
我用它把一个.lib的库转成verilog库文件的时候遇到一个问题所有的buffer cell都没有行为描述了转出来是空的当然我可以手动加buf
但是我想知道有没有什么命令可以自动产生的

.lib是这样的
cell (TIEHBWP) {
  area : 0.5292;
  cell_footprint : "TIEH";
  pg_pin (VDD) {
pg_type : primary_power;
voltage_name : COREVDD1;
  }
  pg_pin (VSS) {
pg_type : primary_ground;
voltage_name : COREGND1;
  }
  leakage_power () {
value : 0.909168;
related_pg_pin : VDD;
  }
  leakage_power () {
value : 0.909168;
when : "Z";
related_pg_pin : VDD;
  }

  pin(Z) {
direction : output;
power_down_function : "!VDD + VSS";
driver_type : pull_up;
function : "1";
related_power_pin : VDD;
max_capacitance : 0.021824;
  }
}

转成verilog就变这样了
`timescale 1ns/1ps
`celldefine
module TIEHBWP (Z);
output Z;

warning显示Cell 'TIEHBWP', pin 'Z', Connect pin 'Z' to the default ground pg_pin 'VSS'. (LBDB-725)
试了set ncx_use_pg_pins false 一点作用都没有
求助。。。