如何调整CPPLL的输入信号使得锁相环锁定？

mcgrady · 发表于 2013-5-21 22:49:29

电荷泵充放电电流非匹配？还是滤波器漏电？或是其它

dandeliongyy · 发表于 2013-5-24 21:37:32

回复 11# mcgrady

我将仿真时间加长进行再仿真，发现PFD两输入信号的相位差减小了，几乎为0。

dandeliongyy · 发表于 2013-5-24 21:46:14

现在出现一个新问题：之前PLL系统仿真结果是：

但是上面这个PLL对应的环路滤波器的相位裕度（如下图，不在45-60之间）

所以我修改了一下环路滤波器的参数，得到的PLL系统仿真结果和相位裕度结果如下两图：

相位裕度满足了，为约48.3度，但是系统仿真VCO控制端的控制电压过阻尼好像不太明显，需要吧阻尼调明显一点吗？

就像下面这个图一样，凸起大一点（画圈部分）：

dandeliongyy · 发表于 2013-5-24 21:47:31

最后两个图重复的

yunsgao · 发表于 2016-4-22 10:02:44

回复 1# dandeliongyy

哥们你这是ADS仿真吗？请问你的具体模块是用什么做的？晶体管搭的吗？

yylyyli · 发表于 2016-9-14 11:30:21

回复 10# dandeliongyy

电容是不是有点太大了啊滤波器引入的极点1/R1C2比环路带宽还要大相位裕度不会太好的

icuser_zhul · 发表于 2017-3-15 17:14:14

回复 13# dandeliongyy

我也与楼主遇到了同样的问题，请问楼主这个问题是怎么解决的呀？
谢谢~

835841281 · 发表于 2024-1-25 14:03:42

dandeliongyy 发表于 2013-5-24 21:46
现在出现一个新问题：之前PLL系统仿真结果是：

但是上面这个PLL对应的环路滤波器的相位裕度（如下图，不在 ...

你好，请问最后一张图仿环路用的什么软件押？

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