怎么看一个设计的最大运行频率

LVWEI123 · 发表于 2013-4-25 09:38:06

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一般设计只考虑满足频率要求就可以了，但是怎么看一个设计的最大运行频率呢？求教

qiudanyi1 · 发表于 2013-4-25 15:50:16

回复 1# LVWEI123

我是菜鸟，最大频率是不是综合的时候在报告里面就可以看到啊，就是能够跑到的最高频率吧，不知道对不对

LVWEI123 · 发表于 2013-4-25 16:19:11

回复 2# qiudanyi1

这是自动给出的结果，为什么SLACK有幅值呢？好像不是最大频率 2(7]7{686DA}V8Y6OKKPE@S.jpg

sinco008 · 发表于 2013-4-26 08:42:24

从RTL看最大频率的话要估算出最长路径大概有多少级逻辑门，然后根据vendor提供的数据没一级逻辑门延时大概是多少，就可以算出最长路径延时，即可得最大频率；
一般使用综合工具结合来估算；最大频率跟你使用的verdor厂家的库有关；

majia123qwe · 发表于 2013-4-26 08:52:18

看综合的report

sinco008 · 发表于 2013-4-26 08:59:47

回复 qiudanyi1

这是自动给出的结果，为什么SLACK有幅值呢？好像不是最大频率
LVWEI123 发表于 2013-4-25 16:19

登录/注册后可看大图

综合结果只需要看setup的slack不为负即可；不用关心hold的slack值

LVWEI123 · 发表于 2013-4-26 09:13:38

回复 4# sinco008

我用FPGA设计的，需要自己算频率吗

qiudanyi1 · 发表于 2013-4-26 09:31:39

回复 6# sinco008

你看到的这个好像不是report吧，你看看report就可以看到最大时钟频率了

LVWEI123 · 发表于 2013-4-26 09:53:06

回复 8# qiudanyi1

是这个吗？

jake7372 · 发表于 2013-4-26 14:55:12

fpga综合出来的延迟只是逻辑门的延迟没有线延迟，不准确；
需要进行完布局布线之后，查看timing时序报告，那里面给出的时钟频率，是带有延迟的，具有参考价值，结合这个时钟频率再做布局布线后仿真，才能最终确定你的设计的时钟频率。

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