为什么我的版图和电路图每个cell的名字都不一样？

humphreyyu

小弟是新人，最近碰到了很多问题，求助。

先说一下我的做法：
1，streamout，提取gds
2，export-cdl，从电路图提取网表
3，用calibre做lvs，input选项选择hierarchical--layout vs netlist，从gds文件产生网表sp文件

现在我的问题是sp文件除了顶层的名字和电路图里的一致之外，其他子电路的名字都是自动产生的，名字都是ICV_数字

我想请教几个问题：
1，我这么做有没有问题？
2，gds抽取的网表中子电路名字和电路图中的不一致是否正常？
3，如果2不正常，那么这个子电路名字丢失是发生在什么时候？是抽取gds时发生的，还是lvs从gds抽取网表时发生的？

哎，我现在做的稀里糊涂的， cadence 帮助文件里也没找到vertuoso画版图的帮助文件。哭死了。。。

humphreyyu

没有人帮忙么？自己顶一下。

已经确认过了，子电路名称的丢失是在calibre从gds中抽取网表的过程中丢失的。
因为把gds重新导入cadence，各个子电路一切正常，这就说明gds中包含了子电路的信息。

我现在搞不清楚为什么calibre不能从gds文件中正确识别所有子电路，有人知道是哪个选项设置有问题导致的么？

humphreyyu

哎，不会是calibre的rule有问题吧？不会这么悲剧吧？

layout123

子电路的lvs不能过，layout cell和sch cell匹配不上，所以自动命名

humphreyyu

这样啊，我去修改试试看，谢谢啊！

humphreyyu

回复 4# layout123


    大侠，我还有个疑问要请教，gds文件里面是包含了每个单元的名字信息的啊，因为用gds文件streamin成为一个库的时候每个单元的版图都有对应的名字的，而且不会有错误。
    所以我的问题就是：为什么layout和网表中单元名字对不上会导致从gds中倒出的网表中单元自动命名呢？calibre为什么不用gds中各个模块的名称呢？

shidaixu

规模大的话,是这样子的,calibre从版图提取的网表会自动加上ICV_*的cell,我摸了好久也没有找到控制开关.但是可以说明的是,版图cell名字和电路cell名字对应不上,并不能绝对说lvs跑不过,举个例来讲,做amp版图时,为了对称,自己另建了一个cell但是,电路里并没有这个celll ,lvs的时候同样能过.所以,calibre跑的是版图和原理图之间,器件以及连接关系的对比.层次化是以原理图的层次为标准的.

humphreyyu

回复 7# shidaixu

谢谢您的回复。我了解您的意思了，子单元名字不对是不会影响lvs结果的。我不理解为什么层次化是以原理图的层次为标准啊？为什么不以版图的层次为标准呢？不知道这个可不可以设置？

我现在的版图top层有三个模块，分别是padring_sab，dig_cell和analog_cell.

layout顶层结构示意图

    我的电路原理图不是这样的，原理图顶层只有两个模块，分别是padring和core，而core就包括了dig_cell和Analog_cell这两个模块。


我用lvs对版图进行网表抽取，抽取出来的网表非常乱，顶层有十几个模块。我仔细分析了一下，应该是padring和dig_core这两个模块都被分成了几个小模块放在网表的最顶层，analog_core模块还是一个模块，可是名字也没有识别出来。最终从layout抽取的网表最顶层有十几个模块，名字全是ICV_XXX.

我想知道为什么padring_sab和dig_core模块被分成好几个小模块抽取了出来？

hysterialee

我有个疑问 在对版图抽网表的时候， 是打平了还是 按照你的层次设计抽？

shidaixu

回复 8# humphreyyu


    1.我不理解为什么层次化是以原理图的层次为标准啊？为什么不以版图的层次为标准呢？不知道这个可不可以设置？
关于这个问题我这样子理解:一般的,版图是根据电路来设计的,而不是电路要根据版图来设计.是一个从上到下的关系.后面的设计要以前面的设计为准.
2.我想知道为什么padring_sab和dig_core模块被分成好几个小模块抽取了出来？
抽取网表,是calibre自动的抽取的,和抽取网表的算法有关,至于为什么要这样抽取,可能得请教calibre的设计人员了.我不得而知.

现在你的问题是过LVS过不了吧?建议你一个cell一个cell的跑,从最底层跑,如果底层cell 都对了,问题就都好办了.