NC-verilog 仿真不出来

xibeizi314159

我在同一个库里面放了源程序和测试程序,但是我在启动NcLaunch后从那个库进入,然后complier,但是elaborate的时候总是说hdl.var文件无法load in,导致后面的simulate也进行不了,这是怎么回事? 我如果用下面的这个环境来仿真.那么我的库里面应该放什么东西了?我的源程序和测试程序应该放在aaa文件里面还是要分成两个文件放?还有setup里面的SDF文件是什么文件,怎么样来编写?我simulate的时候出现了
Unable to find ncxlmode executable. Aborting的对话筐,着是什么问题?


[ 本帖最后由 xibeizi314159 于 2008-1-11 16:19 编辑 ]

rotings

把这个路径下的hdl.var复制到你的design所在的文件夹下，再试试看：
$CDS_INST_DIR/tools/inca/files/hdl.var

xibeizi314159

我的files里面只有一个help文件夹,里面是一个叫ncprotect文件,没有你所说的hdl.var文件啊

zhou_863

1、NC-VERILOG在创建工程时会生成两个文件：cds.lib和hdl.var。
2、testbench和DUT当然是不同的文件。
3、sdf是standard delay format文件，由综合和后端工具产生，供后仿用。

citybus

学习中！！！

citybus

学习中！！！

zhang2000

1\ 先建立
   cds.lib   
       DEFINE   work  ./work_lib
   hdl.var
       DEFINE   WORK   work
2\
    mkdir  work_lib
3\  
   ncvlog  .....

k2tom

那个文件是软件产生的啊

ahhfyz

ddddddddd