请教与后仿有关的问题(negative timing check)！

zly29136 · 发表于 2006-12-16 02:38:41

不错，顶一下

junul · 发表于 2008-11-20 21:09:26

setup 时间可以为负值，这于时钟起点设置有关吧。

kuangjianghua · 发表于 2008-12-25 16:23:58

有些单元本身的setup/hold就为负的

roy_rao · 发表于 2011-5-25 09:50:51

还是不太明白，希望高手可以深入解析一下~

xuzhonglong · 发表于 2012-11-12 20:15:37

还是不太明白，希望高手可以深入解析一下~

cheernixue · 发表于 2012-12-10 15:51:30

因为cell本身的clk内部有延迟，或者data有延迟啊，所以相对为负值

kahn01011 · 发表于 2013-4-4 19:07:15

关注！！！！！！！！！

legend03u8z · 发表于 2013-4-7 14:02:12

setup和hold有负值很常见，只要setup+hold不是负的就行啊。
给的verilog标注_neg是说delay可以是负值吧，不相关constraint（输入transition太大可导致delay为负值）

个人愚见

rlatnrud0310 · 发表于 2013-5-14 01:24:55

关注！！！！！！！

yangzai1236 · 发表于 2014-6-25 21:32:09

回复 18# legend03u8z

专业，楼上业内人士啊

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