UVM phase的用法研究------个人总结

tbb2009 · 发表于 2013-3-26 22:53:21

接下来两周有个chip要tapeout了，有几个ECO，会比较忙，我尽量抽空些，抱歉。
asic_wang 发表于 2013-3-25 17:33

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敢问LZ项目做ECO的原因，是否是因为使用UVM方法学做验证的时候还有没有cover的地方？如果是这个方面的原因，是否也能就这个问题，写一些心得，让大家也好好思考一下。

asic_wang · 发表于 2013-3-27 09:49:02

不是，是async的问题，在rtl仿真发现不了，只有做sdf仿真才能发现，在FPGA验证也发现不了，和memory有关的问题。

tbb2009 · 发表于 2013-3-27 22:40:01

不是，是async的问题，在rtl仿真发现不了，只有做sdf仿真才能发现，在FPGA验证也发现不了，和memory有关的问 ...
asic_wang 发表于 2013-3-27 09:49

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哦，那是sdf后仿发现的问题的CDC的问题，在跨clock domain的地方没有做正确的async的处理？FPGA速度太慢，而且走线延迟长，不容易出setup和hold的问题。和memory有关系。。。。是dual port的sram？ memory macro的内部都是固定的单元，不会出什么timing的问题啊。难道是一些外部的控制信号？呵呵，瞎猜的。