自己写的基于Verilog的UART串口通行模块及测试脚本

adream307 · 发表于 2013-3-17 22:42:04

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在我的博客上也有 http://blog.csdn.net/adream307/article/details/7237726

github地址：git://github.com/adream307/uart.git
串口功能：
1、8个数据位、1个停止为、无校验位
2、空闲时数据线为高电平，从高电平跳向低电平表示启动信号
3、波特率可以通过parameter参数实现可调

有两个文件：
UART.v 串口模块
module UART(
//***********全局时钟复位信号*********
   iCLK,
   iRST_N,
//***********串行数据线***************
   iRX, //串行接收
   oTX, //串行发送
//************完成标记*****************
   oR,  //接收完成。开始接收时该位为低电平，接收完成置为高电平
   oT,  //发送完成。开始发送时该位为低电平，发送结束后为高电平
   iT,  //发送请求，上升沿请求
   iTDATA, //发送数据
   oRDATA //接收数据
);

tb3.v ：自闭环的测试脚本

使用示例：
UART uart_0(
//***********全局时钟复位信号*********
   .iCLK(clk), //系统时钟，即defparam uart_0.CLK_FREQ=`CLK_FREQ;处的时钟
. iRST_N(rst_n),  //复位信号
//***********串行数据线***************
   .iRX(rx), //串行接收引脚
   .oTX(tx), //串行发送引脚
//************完成标记*****************
   .oR(rt),  //接收完成。开始接收时该位为低电平，接收完成置为高电平
   .oT(tfinish),  //发送完成。开始发送时该位为低电平，发送结束后为高电平
   .iT(rt),  //发送请求，上升沿请求
   .iTDATA(data), //发送数据
   .oRDATA(data) //接收数据
);
defparam uart_0.CLK_FREQ=`CLK_FREQ;    //  掉用时，用户只需提供系时钟频率和需要的波特率即可
defparam uart_0.BAUD_RATE=`BAUD_RATE;  //  这两个参数必须设置，否则无法正确工作

ljc24156313 · 发表于 2013-3-18 12:47:01

看看怎么样

xychzkhf · 发表于 2013-4-22 23:59:23

没仿真，看你的代码貌似有问题

xychzkhf · 发表于 2013-4-23 00:01:59

代码第103行，rRX_syn位高的时候rSample_1移入高，但是为低的时候为什么不移入低呢？

xychzkhf · 发表于 2013-4-23 00:04:18

貌似你写的很不规范，别人看起来比较费神，你这么写

xychzkhf · 发表于 2013-4-23 00:11:36

还有138行，你通过对rSample_1[1]的判断来确定把收集的数据取出，我想应该用rSample_1的3位来一起判断，如果用移位判断的话，也就失去了波特率的意义了。3位判断的话还可以滤波防止错误发生。

theone377721 · 发表于 2013-8-10 08:57:07

还有138行，你通过对rSample_1[1]的判断来确定把收集的数据取出，我想应该用rSample_1的3位来一起判断，如果用移位判断的话，也就失去了波特率的意义了。3位判断的话还可以滤波防止

XQiang1 · 发表于 2017-6-15 21:18:47

回复 1# adream307

试试看看，自己写太麻烦了

zk3392291509 · 发表于 2017-6-15 22:00:38

回复 1# adream307

谢谢分享

buildgates · 发表于 2017-6-16 10:29:41

试试看看，自己写太麻烦了

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