cadence仿真出问题

只是木偶 · 发表于 2013-3-8 14:41:57

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如图。。。应该怎么办呀？求解答！！！

ddlove5566 · 发表于 2013-3-8 14:51:07

你的电路里是不是有verilog code写的block？

只是木偶 · 发表于 2013-3-8 15:28:14

回复 2# ddlove5566

我没有写过verilog呀只是把器件选择好而已然后就出了这个问题

远上寒杉 · 发表于 2013-3-8 15:56:05

好像见过这种错误，mmsim没有配置好？

只是木偶 · 发表于 2013-3-8 16:21:42

回复 4# 远上寒杉

那。。。这个应该怎么设置呀？

mpig09 · 发表于 2013-3-9 00:37:21

does the schematic has 3-terminal res?

只是木偶 · 发表于 2013-3-9 10:08:31

回复 6# mpig09

no。。。。

jluhzw · 发表于 2013-3-10 14:07:51

是普通的spectre仿真还是用ams或者ultrasim的混合仿
后者的话看看有没有connection rule

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