DC综合时如何设置set_output_delay？

Alicezw · 发表于 2013-2-28 23:00:51

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本帖最后由 Alicezw 于 2013-3-1 09:32 编辑

请问大家DC综合时如何设置set_output_delay？这个值是怎么计算的？对设计又有什么样的影响呢？
非常感谢大家的帮助！

sololees · 发表于 2013-3-1 09:33:13

根据clock period，外部register setup time，外部组合逻辑delay算出来的，如果不知道外部组合逻辑delay，那么可以用register out的方法

Alicezw · 发表于 2013-3-1 10:17:30

回复 2# sololees

谢谢您的解答！
哦，那是怎么计算出来的呢？有没有什么公式之类的？
非常感谢！

stephen_0921 · 发表于 2013-3-1 10:39:47

建议看这个书：Static Timing Analysis for Nanometer Designs.pdf
论坛里有这个的下载。

Alicezw · 发表于 2013-3-1 10:57:34

回复 4# stephen_0921

哦，好的，谢谢！

sololees · 发表于 2013-3-1 15:51:36

错了，clock period不参与计算，你可以画前后两级DFF，看看那些timing之间的关系，就懂了，好好理解下，然后把这两级DFF中间用design切开来看，还可以去看看很特殊的情况，比如不同design的clock的规格方面的差异

Alicezw · 发表于 2013-3-1 18:15:34

回复 6# sololees

额，不是很明白您的意思。
有没有什么计算公式可以计算出来这个值？
它的设置又有什么影响呢？
非常感谢您的解答！

sololees · 发表于 2013-3-2 13:57:25

外部组合逻辑延时加上register output的setup time，但是对于前后design的clock的规格不同的就另说了

Alicezw · 发表于 2013-3-2 14:32:47

回复 8# sololees

哦，好的，这个我再研究研究，谢谢啦！

xdluyao · 发表于 2013-3-4 15:18:55

就是四楼推荐的那本书，各种情况都有介绍

[求助] DC综合时如何设置set_output_delay？