[已解决]formality，打破逻辑环前后不能验证等价的问题

sjtusonic · 发表于 2012-12-6 08:51:22

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本帖最后由 sjtusonic 于 2013-2-22 17:25 编辑

我们RTL设计中有dff的Q端返回到D端的组合逻辑，这样就组成了个环。

在dc中，会把这个环打破，用个gating替代。

这样dc后的netlist与rtl在此处做不过等价。

请问各位高手，如何解决这个问题啊？

sjtusonic · 发表于 2012-12-6 12:42:49

自顶，求助~

power0650 · 发表于 2012-12-6 13:15:32

在formality中，读入DC工具产生的svf文件

ddsheep1982 · 发表于 2013-2-22 15:41:34

同问同问

sjtusonic · 发表于 2013-2-22 17:24:38

回复 4# ddsheep1982

3楼是正解

tcwch · 发表于 2013-2-23 22:44:18

set_svf /****/***.svf

wwjsongjie · 发表于 2013-4-6 08:04:59

在图形界面里guidance 里也可加入

缓慢 · 发表于 2013-4-18 16:15:44

学习了。

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