SRAM的latch-up问题，gd ring怎么包？

limenglm

一般的MCU电路中，SRAM都会偷规则，比如长长的一条N-well只有两头打N+孔，衬底也是长长的两端就打P+孔。
几个电路的Latch-up都不好，EMMI发现电流出现SRAM那里。
请教各位高手：
1、SRAM包环有无作用？
2、SRAM包环是N+在内、P+在外还是P+在内、N+在外？是不是一个P+包环就可以？

jian1712

回复 1# limenglm
能否清楚的描述一下你遇到的问题，坏点周围有没有I/O模块，坏点是在正常工作下出发latchup造成的，还是latchup测试时造成的。谢谢

limenglm

回复 2# jian1712


电路1：在latch-up测试时发现P1.2、P1.3（见下图）过不了100mA，而该IO距离SRAM很近（35um，0.18工艺），EMMI时电流点在SRAM处。
仔细看该SRAM，没有任何包环。
电路2：SRAM有包环，N+在内，P+在外，但跟SRAM离的最近的IO的latch-up测试仍不好。

通过对很多电路进行测试，发现以下规律：
1、PAD与SRAM的正面距离越远，latch-up性能越好。
2、PAD在SRAM侧面的latch-up性能高于在SRAM正面。

limenglm

回复 2# jian1712


    也请版主看下PAD结构图，看看有什么不合理的地方，对ESD和latch-up有什么影响。
电路1中，我在NMOS保护管旁边空余的地方放了两个NMOS电容（VDD对VSS），本想增加电源的可靠性，但后来发现整体的latch-up都偏弱了。
我总结是：增加的这两个NMOS电容减小了寄生PNPN结构中PNP管P+的宽度、缩短了集电极到发射极的距离，都相当于增大了NPN管的放大系数，容易造成latch-up性能偏弱。
   

jian1712

回复 4# limenglm

不知道我的理解对不对？

limenglm

回复 5# jian1712


    您的理解很对。
现在latch-up的标准都要求200mA。

jian1712

回复 6# limenglm
可否放大看看sram区域的接触孔如何打得，最好能够有个尺寸。
拙见而已，欢迎指正，谢谢。

jian1712

回复 6# limenglm
其实可以在Sram区域加guardring,但是对于中间部分看到的衬底电阻还是很大，所以几乎没有什么用，不知道你们用的什么工艺，如果有nbl和hvnw,可以把这个部分隔离起来，问题或许就解决了。

拙见而已，欢迎指正。谢谢。

limenglm

回复 7# jian1712



SRAM单元一条长77um，只有两头有打孔；
工艺是GSMC0.18；
针对P1.2和P1.3的latch-up问题，我们在P1.2和P1.3这两个IO和SRAM中间，通过改版加入两圈P+ guard ring。
一丝半会还回不来呢。

多谢您的回复，我再多看点资料，继续研究

jian1712

回复 9# limenglm
拿到结果后发上来给大家分享下。