求助，如何在dc中设置，将inst悬空的信号不要连接到某个constant信号上

AveryYoung

求助，

在rtl代码中，有一个模块的输出信号是悬空的，但是dc综合的结果是将这个悬空信号连接到了tie_cell上，作为了常数（逻辑1），但是代码里面是将它悬空的。

求助，应该如何在dc中设置，是的输出的信号能够悬空。

sunrisewu

我不知道这个命令，但是有别的方法:
你综合完后呢，for到所有的cell，然后if connected to the cell的负载是constant，remove就行了。

AveryYoung

回复 2# sunrisewu


    我只有一个IP单元是需要这么处理，
它的inst名字名字是eeprom，

你提到的将“所有连接到常数的端口remove”，我不太明白，能否详细介绍下具体的命令呢

现在我的代码中只有这个eeprom的某个信号要这么处理、
但是代码中做了这样的操作

TIE1 U0 (.O(n1));
eeprom ee (.signal(n1)) ;
我希望eeprom的signal是悬空的，但是代码将他连接到固定的逻辑1上去了。求助应该如何处理。

sunrisewu

current_design `ee's parent`
remove_net [all_connected [fin pin ee/signal]]

kred

顺便问一下，有阻止DC自动加TIEcell，直接用1'b0/b1来代替的方法吗？

AveryYoung

回复 5# kred


    你试试看dont_use吧，我没试过，为什么不用tie cell呢？这样对电路也有好处，防止击穿。

xjg@hmes

bind_unused_hierarchical_pins
set ignore_binding_open_pins "*"
set dont_bind_unused_pins_to_logic_constant true
这三个变量其中一个肯定可以，看看man

AveryYoung

回复 7# xjg@hmes


    这个设计的情况比较复杂，

用到的ip 是memory eeprom。ip给的lib中有三个模拟pin在lib里面设置为input。分别是signal_pin 和VCC GND两个电源。
1.我按照你说的设置了，但是dc还是将这些input作为了assume to logic1 或者logic0，这个结果合理？

2.如果你提到的var设置有效，那么是不是意味着如果设计中某些cell的input pin会被悬空，比如一个3输入与门，只用了其中两个input pin。另外一个pin本来应该被工具连接到logic1 。但是如果按照这个var的要求，第三个pin是不是要被悬空？但是这似乎不可取，cmos电路的输入不可悬空吧？

yxy1112

回复 1# AveryYoung


   请问你这个问题解决了吗？

AveryYoung

回复 9# yxy1112


  没有，输入是不能悬空所以要加constant，输出不知道为什么也会默认加，可能是哪里设置的问题吧。