分频电路在做综合时的问题（没产生分频时钟）

tianxiayidi

回复 10# 教父

我按您说的改了create_generated_clock  [get_pins A/B/Q] -name l_clk -source { g_clk} -divide_by 10，

但还是报错Can't find object 'A/B/Q' in design 'clock_gen'.

请问您说的A、B、Q是可以随便这么写还是说让我用自己设计中的模块名称代替？但是我好像没有模块名，综合出来也没有寄存器。。。

教父

我的意思是一个例子，具体的名字还是要和模块名一致，如果你只有一个模块的话就直接写
create_generated_clock  [get_pins 模块名/时钟寄存器/Q] -name l_clk -source { g_clk} -divide_by 10，
如果只有顶层模块。 模块名就不用写了。 你会申明一个寄存器，当然我不知道你会怎么申明哈。我给你一个列子 你看看也许明白了
module div(
               clk,
               rst_n,
               clk_div
);
input clk, rst_n;
output clk_div;

reg clk_div;
always @(posedge clk or negedge rst_n)
           begin
              if(!rst_n)
                  clk_div <= 1'b0;
              else
                  clk_div <= ~ clk_div;
          end
endmodule

时钟约束：
create_clock  [get_ports clk] -name clk -period 10 -waveform {0 5}
create_generated_clock  [get_pins clk_div_reg/Q] -name clk_div -source { clk} -divide_by 10
不知道 这样你能看明白不

tjzcl

最好能把第二个always中的if。。。else if。。。else补全，代码风格会导致很多问题

tianxiayidi

回复 12# 教父


懂了。。。啊啊啊，我觉得我好笨呐。。。含泪拜谢~~

对了，大神能介绍一些综合方面的好的书籍么。。我也是刚刚开始做综合，好多基本的都不懂。。。

tianxiayidi

回复 13# tjzcl


  恩恩，加上了~

jun_dahai

可以看得出你使用触发器生成一个10分频的时钟
你可以这样定义该生成时钟：
create_generated_clock  -name l_clk -source g_clk -divide_by 10 [get_pins I_clk_reg/Q]

harejavahill

LZ能否把最后正确的脚本和verilog代码贴出来，让大家学习下。
看了上面一些大侠的评论，大概了解了到，就是在create_generated_clock的时候，要get寄存器的Q端，
但为什么不能get最后的output呢？？？？难道中间又插入了啥啥逻辑。。。。
请大牛指点。。。。

缓慢

如果再加一个clk_div_2,即always @(posedge clk_div or negedge rst_n)
           begin
              if(!rst_n)
                  clk_div_2 <= 1'b0;
              else
                  clk_div_2 <= ~ clk_div_2;
          end
那么create_generated_clock  [get_pins clk_div_2_reg/Q] -name clk_div_2 -source { clk_div} -divide_by 2  这样写对吗？

缓慢

create_generated_clock  [get_pins clk_div_2_reg/Q] -name clk_div_2 -source { clk} -divide_by 4  那这个对不对？

mmffss2007

:)