pll输出信号duty异常的问题

暴君

加Buffer或者分频器了没? 怀疑是你VCO偏置的问题~仿真中没这个情况么?

尘下之尘

回复 10# 自学成菜
加分频器的话肯定就不会有这个问题了，因为是之前较早的项目，没有在post端做二分，而是将vc定的较宽，后来的改进型电路是考虑做post_div的；

尘下之尘

目前对vco的bufferout用veriloga进行了建模，大概的simulation结果是在各个PVT下输出方波信号dutycycle基本上都在50%左右，是否可说明VCO是没有问题的，而问题是出在最后一级vco—bufferout  正弦波到方波的转换上？

ygchen2

   

目前对vco的bufferout用veriloga进行了建模，大概的simulation结果是在各个PVT下输出方波信号dutycycle基本 ...
尘下之尘 发表于 2012-12-3 10:12

                               
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verilog模型是否准确可能会决定最后结论是否成立。。。这里用spice模拟可能更真实些。