乘法降低频率

shenqixian · 发表于 2012-11-13 15:41:40

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我在用乘法编写Verilog程序的时候，如果使用乘法的话，综合后的频率会大大降低，请问大家有什么好方法能够避免这个问题吗？

qiudanyi1 · 发表于 2012-11-13 16:23:35

乘法用IPcore还是自己写的啊

shenqixian · 发表于 2012-11-13 17:55:33

回复 2# qiudanyi1

用ip核能是频率提高吗？

zzkkelley · 发表于 2012-11-13 18:23:21

回复 qiudanyi1

用ip核能是频率提高吗？
shenqixian 发表于 2012-11-13 17:55

登录/注册后可看大图

必须的啊

适当增加pipeline，运行频率越高

shenqixian · 发表于 2012-11-13 18:48:34

回复 4# zzkkelley

非常感谢

hbhbts · 发表于 2012-11-13 20:41:17

对速度要求不高的话可以使用迭代，
要不，使用流水的方式，中间插入寄存器

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