5. synplify综合错误：Port ‘m_clk’ on Chip drives PAD loads and non PAD loads

xdylang · 发表于 2012-11-13 17:02:20

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我做一个时钟倍频的小code，顶层文件为top.v，方法是例化一个PLL，输入时钟m_clk，但通过synplify综合时，compile通过，但map时报错“Port ‘m_clk’ on Chip 'top' drives 1 PAD loads and 52 non PAD loads”，试过的方法有：1.pll前加DCM，还是有此错误。2.m_clk输入后加一个IBUFG，还是有此错误。请问大家有没有遇到过此问题，求助啊！！！！

pll_clko my_pll(
                  .CLKIN1_IN(m_clk),
                  .RST_IN(rst),
                  .CLKOUT0_OUT(pll_clkout)
               );

tbj · 发表于 2013-4-10 10:38:15

求问，你有HDL的教程吗？

zte123456 · 发表于 2013-8-6 16:15:03

扇出太大

huangkun315 · 发表于 2013-11-23 22:16:46

将Ip设置成黑盒子即可

kmmy · 发表于 2014-2-20 16:16:30

回复 1# xdylang

helimpopo · 发表于 2020-9-16 16:46:52

楼主最后怎么解决的

[讨论] 5. synplify综合错误：Port ‘m_clk’ on Chip drives PAD loads and non PAD loads

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