PLL后仿无法锁定的问题

尘下之尘 · 发表于 2012-11-8 09:44:49

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最近在做一个PLL的后仿，在Corner=ss，temp=85，LV=1.7V的仿真条件下，在仿真最高频率124MHz时，环路无法锁定，VC上升到接近电源电压，然后就很平，完全不是PLL应有的环路仿真特性，VCO的后仿可run到125MHz；然后降低一级分频系数，仿真120MHz时，锁定及最终输出频率是没有问题的，124MHz在其它PVT下也没有问题;请有经验的大侠指导下这是哪个地方的影响呢？怎么来改进呢？

flyawayfc · 发表于 2012-11-8 11:41:17

很可能是divider不工作了。。。。

sohubjb · 发表于 2012-11-8 11:50:40

感觉原因就是你的VCO后仿跑不到125M，分频器跑不到这个频滤是很难想象的，实际上你能看vctrl，那么你也应该能看vco的输出波形，判断削顶后vco的频率到没到要的频率，再看分频器能不能分频

尘下之尘 · 发表于 2012-11-8 13:59:25

回复 3# sohubjb

下面的图是在ss85下的Vc形状，在正常的锁定过程中，Vc过冲之后会再下降以达到振荡频率对应的电压；在ss85仿真中，没有过冲，Vc上升至接近电源电压就变平坦，此时对应的cko频率只有110M左右；VCO单仿时，在Vc电压等于1.5v时，输出频率就达到124.7MHz; 在其它条件下，过冲发生时，cko频率可达到130MHz以上；在tt45条件下的仿真也是没有问题的；感觉是在ss85，Vc过冲时，VCO频率上不去了，应该是这时导致的问题；问了下别人，说VCO的设计一般会留1.2倍或者1.5倍的裕量，我调试VCO的时候基本上是在ss85下刚刚覆盖124MHz，可能频率范围留的不够的问题；
谢谢你的指点~

尘下之尘 · 发表于 2012-11-8 14:02:02

回复 2# flyawayfc

应该不是divider的问题，因为frequency不是很高，可能是我VCO设计裕量不够谢谢你的指点~

可爱li丫头 · 发表于 2012-11-8 14:14:50

回复 3# sohubjb

您好，我是一个菜鸟，想学PLL，您能帮我推荐一些关于PLL设计的书或者资料吗？O(∩_∩)O谢谢

sohubjb · 发表于 2012-11-8 14:39:24

VCO的频率随控制电压变化非单调变化，是问题所在吧

尘下之尘 · 发表于 2012-11-8 14:49:33

回复 7# sohubjb

恩，也可以这么说，从VCO的仿真数据来看，在vctrl=0.5~1.4范围内，输出信号的频率是随Vctrl线性增加的，大于1.4后，频率-VC的斜率变为0，VCO输出信号频率不再增大；感觉Vctrl选到1.4v,已经有点偏高了，应该把Kvco再增大一些；

eagleliujun · 发表于 2012-11-8 15:16:23

回复 8# 尘下之尘
这个就是问题所在

尘下之尘 · 发表于 2012-11-8 16:48:22

回复 7# sohubjb

还有一个问题想请教下哈：
VCO的前仿数据和后仿数据基本上是一样的，环路仿真时，我的前仿在ss85下锁定和cko的频率也都是没有问题的，如果说VCO的设计裕度不够，是不是在前仿真的时候就应该反应出来？
谢谢~

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