Verilog编写冒泡排序法。请各位高手帮忙

king2716 · 发表于 2012-10-31 23:36:29

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用verilog编写出一个4个（8位）二进制输入数的冒泡排序，要求如下：
8位数据按照始终节拍串行输入的，要求用时钟触发任务的执行法，每个时钟周期完成一次数据交换的操作。
由于小弟刚学Verilog。。对于串行输入不是很明白，望各位大神教一下怎么写代码还有testbench文件。
谢谢！！！

dctme · 发表于 2012-11-1 01:00:27

这个不难吧。应该有现成的例子的。

吊儿郎当小青年 · 发表于 2014-5-3 23:20:35

回复 1# king2716
哥哥你有这个了么？分享一下吧谢谢

xushuai_hit53 · 发表于 2014-5-4 08:18:36

用状态机比较吧

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