verilog里面for不能嵌套么？

bookbike

回复 10# 飞扬紫百合


    i,j是reg  verilog里面不知道可以不可以用int？

bookbike

回复 9# eagle654321


    复过初值了，只是这里没贴出来。。。。

s19812500

i和j可以使integer吧！

mailtoyj

路过，顶一下

bookbike

回复 13# s19812500


    你是对的。。。谢了

xmffsf

回复 1# bookbike


   file:///C:\Users\Administrator\AppData\Roaming\Tencent\Users\215372245\QQ\WinTemp\RichOle\W3NIF3G}PG1F1UEICMMA2TQ.jpgmodule fort (pout,po);output reg[6:0]pout,po;
reg [6:0] i,j;
//reg clk;
initial begin
  po =0;
  pout =0;
  end
// initial clk =0;
// always #5 clk = !clk;
always begin
for (i = 0;i < 6'b1000_00; i = i + 1)
   begin
    #1 po = po+i;
     for (j=0;j<6'b0000_11;j = j+1)
       #1 pout = pout + j;
   end
end
endmodule
楼主我这样写的代码是没有问题的，不知道你用什么仿真的，我用的是modelsim 6.5，程序中使用initial同样可以，我的波形如图：

luoyongde0965

学习，学习，再学习！！

bookbike

回复 16# xmffsf


    我用reg定义i不行啊。。。只能用integer。。。我的是modelsim6.5e

dctme

貌似这个写法，综合会有些问题吧。

bookbike

回复 19# dctme


    是测试的时候用的。