VCO设计

不死的心 · 发表于 2012-10-30 20:58:02

回复 10# pyhpsh

有道理

蓝白朵朵 · 发表于 2012-10-31 09:30:40

回复 10# pyhpsh

不好意思，那个图确实有问题，我实际上在cadence里面的原理图不是这样的，耦合线是连接漏级，但是振荡最高点超过了Vdd，相噪确实变好了~这是为什么啊？

不死的心 · 发表于 2012-10-31 14:46:50

回复 12# 蓝白朵朵

估计是你给的跨导过大，导致振幅超过Vdd

pyhpsh · 发表于 2012-10-31 15:07:24

回复 12# 蓝白朵朵

是不是PMOS对管完全进入深线性区了之后就类似于一个NMOS only的了？想起来以前做的一个VCO的振幅的波谷一端可能为负值，可能是这个原因吧，不过个人觉得这样不是很好。振幅大了仿真出来的相噪会好，但是功耗肯定会大很多，而且功耗的增加比相噪的改善的代价要大。

蓝白朵朵 · 发表于 2012-11-1 15:43:05

回复 14# pyhpsh

不是负值，但是波谷的电压只有40mV，是不是小了？我之前在论坛上看到说一般是150~200mV，是这样吗？

蓝白朵朵 · 发表于 2012-11-1 15:45:54

回复 13# 不死的心

我跨导是按3倍算的，不是这样吗？

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