FPGA动态重配置DCM的问题

cast_2011 · 发表于 2012-10-29 22:53:10

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最近调试XILINX的Virtex_5的动态重配置DCM，即DCM_ADV,发现分频以后时钟比较稳定，但是倍频以后，锁定信号有效，但是时钟抖动非常大且幅度变化也大，基本上不能当时钟来用，不知哪位大虾知道这是什么原因？完全是按照手册来写的，不知道问题出在哪？求高手解答~~~非常感谢！

eaglelsb · 发表于 2012-10-30 19:01:44

你是怎么测的？DCM经过BUFG输出后连接到一个IO PIN上再连出来用试波器点着看波形？连到的IO PIN是什么类型的？CLOCK PIN还是DATA PIN？

要是DATA PIN的话，这样布线的时候有没有报错？我记得以前这样量时钟是报错了的，后来以输出的时钟驱动个1bit的计数器反复翻转，再到这个寄存器接到IO PIN上，再用示波器点的方式间接地量波形，这样得到的频率是真实时钟频率的一半。

cast_2011 · 发表于 2012-10-30 23:12:35

回复 2# eaglelsb

哎呦，这个倒没有仔细看，我是直接从FPAG引到一个测试点上的，分频时时钟还比较稳定，只要是倍频，抖动非常大，100M倍频到250M时，根本就不像时钟信号了，但是LOCK信号还指示锁定~~~我再看看是不是经FPGA的时钟管脚引出的~~~谢谢你哈~~~

majia123qwe · 发表于 2012-10-31 09:29:55

还有一个可能是示波器的测试范围可能不到250M，所以实际clock是对的，示波器显示的不对。

cast_2011 · 发表于 2012-10-31 22:43:16

回复 4# majia123qwe

呵呵，我的示波器带宽1G的哦~~~谢谢你的关注

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