请教一个时钟采样问题，谢谢

songchao236 · 发表于 2012-10-11 09:25:10

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大家好：
请问像下图中，在apb_clk的上升沿能采到time_eq_load这个信号吗，仿真是没问题，但是考虑到实际芯片中的延迟，能满足hold_time吗，谢谢
f56eed8c.bmp.bmp

falloutmx · 发表于 2012-10-11 10:13:43

看前仿怎么可能看得出来？如果下面这个信号的前一级也是用这个时钟打的，那就没问题。否则不好说

Sandeman · 发表于 2012-10-11 10:52:54

你再加个输出信号不就看出采没采到了~

cleveland2002 · 发表于 2012-10-11 11:10:14

是延迟一个周期采到的，优化一下setup time即可

songchao236 · 发表于 2012-10-11 12:10:21

回复 2# falloutmx

前级是用这个时钟打的，谢谢。

songchao236 · 发表于 2012-10-11 12:13:03

回复 4# cleveland2002

嗯，谢谢

教父 · 发表于 2012-10-11 15:03:16

前一级也是用该时钟打一拍的那就没有问题，因为该信号相对时钟的上一个上升沿有一个CKQ时间延迟，一般的DFF的CKQ 时间都是大于HOLDTIME的所以就不存在贼问题，你最好是还是在代码中添加一个仿真的DFF延迟时间，这样你就可以看了

songchao236 · 发表于 2012-10-11 17:11:33

回复 7# 教父

嗯，好，多谢解答

zhongjee · 发表于 2012-10-12 10:00:14

看时序分析报告，

gracefulhe · 发表于 2012-10-12 15:52:05

给个忠告：做前仿的时候，不要试图仿真时序是否满足。完全不是一回事

[求助] 请教一个时钟采样问题，谢谢