关于create_clock的时钟起点的设置问题

AveryYoung · 发表于 2012-9-25 11:51:09

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求助，对于一个有IO的设计

假定时钟clk是有外部输入的，需要经过一个IO在输入到内部的clk中

PAD_CLK -> CLK

那么在进行时序约束进行定义create_clock的时候，是否应该注意时钟的起点是CLK不是PAD_CLK?还是通过clock_latency的-source 来预估这个PAD_CLK到CLK的延时？

陈涛 · 发表于 2012-9-25 18:49:05

都不是，应该从PAD_CLK开始create_clock

AveryYoung · 发表于 2012-9-25 20:57:37

本帖最后由 AveryYoung 于 2012-9-25 20:59 编辑

回复 2# 陈涛

可否解释下为何啊？

我感觉虽然时钟是从PAD_CLK就开始进入了，但是对经由CLK分频得到的一些分频时钟，毕竟在代码上是用CLK进行分频的。如果选择了PAD_CLK作为create_clock命令的时钟，那么create_generate_clock在选择source的时候为PAD_CLK？

xjg@hmes · 发表于 2012-9-25 21:34:02

本帖最后由 xjg@hmes 于 2012-9-25 21:36 编辑

分析结构，PAD_CLK到CLK之间有其他PAD_CLK控制的FF吗？
没有的话，完全可以再CLK开始create clock，PAD_CLK到CLK之间
加些CLKBUFFER。CLK module的CELLs Bound在一起，放在CHIP中间

AveryYoung · 发表于 2012-9-25 22:55:42

回复 4# xjg@hmes

从PAD_CLK出来之后的信号直接就是CLK，没有多余的FF去控制之类的

如果按照你说的给CLK也定义一个create_clock，那么“插入clkbuffer"是什么意思?通过dc后网表的修改来添加么？

xjg@hmes · 发表于 2012-9-26 08:38:51

回复 5# AveryYoung

Place前手动ECO添加。
注意将CLK module放在CORE领域的中心。

[求助] 关于create_clock的时钟起点的设置问题

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