在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 17147|回复: 15

[讨论] design compiler 中DCG—SPG流程

[复制链接]
发表于 2012-9-19 11:18:25 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
dcug介绍说,综合的时候,读入icc输出的def,compile_ultra加上spg选项,相当于用dc做了一次placement,但用输出verilog网表做布局布线,而不用.ddc格式的结果,这样网表中没有包含物理信息了,请问这还算是DCG—SPG流程吗?
发表于 2012-9-19 14:06:23 | 显示全部楼层
不算的
 楼主| 发表于 2012-9-19 14:38:49 | 显示全部楼层
回复 2# zfx253


走dcg流程,那就是在做PR的时候必须用.ddc的格式的网表了?
发表于 2012-9-19 15:00:56 | 显示全部楼层
是的,ddc包含所有的std的placement信息
发表于 2012-9-20 15:01:25 | 显示全部楼层
学习一下
 楼主| 发表于 2012-9-20 21:58:31 | 显示全部楼层
回复 4# zfx253


    现在我的设计,综合的走spg流程,和compile_ultra没有加spg选项相比(不走spg时完全收敛的),
violation的路径很多,都是集中在2个时钟域上.组合逻辑也大了0.7个平方毫米,整个芯片的组合std cell约为10个平方毫米,打开
dc 图形界面看了下layout信息,发现所有的std cell都是乱摆的,大概是什么原因的呢?
 楼主| 发表于 2012-9-20 22:06:52 | 显示全部楼层
回复 4# zfx253


    我综合的版本是2010-12SP2的,spg好像是从2010版本开始支持的,找不出为什么差别那么大的原因。
发表于 2012-9-21 09:37:42 | 显示全部楼层
回复 6# 531472320


    另一个是什么,dct?
spg中是否有使用def,如果没有使用正确的fp的def,则存在很大差异是有可能的,工具自己不合理的fp可能导致timing比原来的非dct/dcg flow要差的
 楼主| 发表于 2012-9-21 15:16:58 | 显示全部楼层
回复 8# zfx253


    对,另一个是dct, dct的时候也读入了同样def,只是compile_ultra的时候没有加spg选项而已
发表于 2013-5-27 15:23:53 | 显示全部楼层
回复 9# 531472320

兄弟,你好,我遇到的问题和你的一样,dct读入了icc生成的def,在加入spg后,时序变差,不知您的这个问题后来是如何解决的?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 15:21 , Processed in 0.022914 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表