为什么sfdr提不上去

fuzhibo · 发表于 2012-9-15 09:39:53

回复 7# tayo134

我说的就是共源共栅管的输出阻抗这个很难增大阻抗，因为有电流大小的限制。不明白阻抗是怎么样影响sfdr的，现在我仿真一次要20多小时，导致进度特别慢。

mcgrady · 发表于 2012-9-15 23:45:51

回复 tayo134

我说的就是共源共栅管的输出阻抗这个很难增大阻抗，因为有电流大小的限制。不明 ...
fuzhibo 发表于 2012-9-15 09:39

登录/注册后可看大图

对同一个cascode电流源，以P型为例，输出0V时的source电流比1V时的source电流要大，电流源输出阻抗越小越明显，
这样谐波就会冒出来了。还有负载电阻电压线性度也要好，不然也会受限制，14bit还是很高的精度的...

如果你是模拟滤波后计算FFT，你每个台阶的glitch不成比例也会有谐波。

talanton · 发表于 2012-9-17 09:10:07

回复 6# fuzhibo

学习了，谢谢

fuzhibo · 发表于 2012-9-18 09:16:21

回复 11# mcgrady

校准电路，我看都是为了补偿工艺失配带来的误差，但是我在Cadence仿真电路，其中并没有工艺失配，不需要考虑校准电路吧。我的sfdr还是这么低，这主要因为什么？不解啊。

aircraft · 发表于 2012-9-18 11:03:12

回复 11# mcgrady

我想问一下什么原因导致他的glitch不成比例？

tayo134 · 发表于 2012-9-18 11:53:04

回复 10# fuzhibo

这里有几个关于阻抗对电流DAC影响的paper，看看吧

tayo134 · 发表于 2012-9-18 11:58:18

减小glitch，用时钟同步(非)交叠的开关信号很重要，还有别的，多看一看paper。

mcgrady · 发表于 2012-9-21 23:49:12

回复 15# aircraft

一般binary开关导致的glitch不成比例，当然最好开关时序上细心处理一下，减小glitch energe
其它的就不知道了..

semico_ljj · 发表于 2012-9-22 18:31:26

总结一下？！

Error · 发表于 2015-1-14 22:15:09

好东西拿走

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