Verilog HDL相关问题

hua良 · 发表于 2012-9-1 10:41:14

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module AND2(A,B,Y);
input A;
input B;
output Y;

wire A;
wire B;
wire Y;
assign Y=A&B;
endmodule

Error (12007): Top-level design entity "AND2" is undefined
Error: Quartus II 32-bit Analysis & Synthesis was unsuccessful. 1 error, 3 warnings
Error: Peak virtual memory: 307 megabytes
Error: Processing ended: Sat Sep 01 10:30:18 2012
Error: Elapsed time: 00:00:01
Error: Total CPU time (on all processors): 00:00:01
Error (293001): Quartus II Full Compilation was unsuccessful. 3 errors, 3 warnings
这样一个程序怎么有这么多错误啊，怎么回事？是不是我的软件设置问题？希望大家帮我解释下，谢谢了！

hua良 · 发表于 2012-9-1 10:57:29

大家解释下嘛，我刚接触，很多不懂，帮帮忙~~~~~尤其是第一个，为么子说没定义，要怎么定义?

xudeqiang · 发表于 2012-9-1 12:21:41

模块本身没问题，应该是Qurtus设置的问题

hua良 · 发表于 2012-9-1 15:06:16

回复 3# xudeqiang

同样的方法建立的工程，运行别的模块就木有错误。有木有特别要注意设置的呢

gaurson · 发表于 2012-9-1 22:51:48

可能的问题：AND2是底层器件的名字，可能这里命名不太合适；另外就是Q2在编译的时候需要指定顶层文件，这一步骤你执行了吗？

seuzhangle · 发表于 2012-9-1 23:08:24

你ADD2在底层文件中用过么？再者有可能是Quatus II的目录path设置问题吧。

清扬如昀 · 发表于 2012-9-3 12:20:37

新建工程的时候，工程名要和TOP层的Module名一致。还有就是器件要选对。

xaaa001 · 发表于 2012-9-9 01:18:39

回复 1# hua良

不懂什么问题！

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