后端面试--每日一题（048）

jun_dahai · 发表于 2011-7-25 15:28:54

这个问题涉及到影响泄漏电流的因素。输入电平影响不同的栅极，进而影响相应的栅极漏电流，从而影响leakage power，也就是静态功耗。还有一个因素，就是亚阈值漏电流，由少数载流子扩散引起的。
一般特征尺寸越小，泄露功耗影响就越明显。

wlbce · 发表于 2012-8-11 15:04:21

本帖最后由 wlbce 于 2012-8-11 15:06 编辑

回复 9# songhao

兄台transition大，为何泄漏电流大？

应该是transition大，PMOS和NMOS同时导通几率越大，短路电流出现的机会就越大，然后其短路功耗就越大吧，并且短路功耗属于动态功耗而非静态功耗吧

abao123 · 发表于 2012-8-22 10:19:17

回复 4# wjie8716
请问下你说的B是栅极S是源极吗？
如果B固定，s越高，那么Vbs应该越小啊，那么相应的漏极电流应该越小才对？

ylhxl · 发表于 2012-10-9 15:18:40

回复 13# abao123

我也觉得，应该是s加压后，阈值变大，漏电流变小了

t87829472 · 发表于 2012-10-10 17:54:20

楼主说的是讲cmos 输入固定的1 和固定的0时，漏电流是否一样，和频率和transition 无关，是静态状态。
我觉得输入为高电平的时候漏电小

chrisyl · 发表于 2012-10-11 11:51:38

回复 1# 陈涛

除4#说的情况外，是不是还有另一种情况。就是PMOS和NMOS的leakage是不一样的，比如简单的反相器，输入为1时， PMOS漏电，反之NMOS漏电。

zz1514 · 发表于 2012-10-15 21:00:45

有关，应该是不同的输入状态导通的管子不同，所以泄露通道就不同，所以leakage power 不同吧？

yzquestc · 发表于 2012-11-8 16:49:04

leakage对pmos影响大：VBS
VGS=0也有pA电流

e07610230 · 发表于 2013-9-18 14:26:30

回复 4# wjie8716

根据衬底效应，应该是VSB越大，阈值电压越大吧？

Ms_Jessi · 发表于 2014-7-9 11:04:26

学习了。

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[原创] 后端面试--每日一题（048）

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