DFT中扫描链的插入而引入的测试端口是自己加上去的还是自动加上去的呢？

sages

回复 21# otogyg


    但是有两个时钟端口，我必须首先对两个时钟端口进行一个选通操作后，将选通的结果连接到内部寄存器的时钟端口吧。还有就是感觉这个drc错误至少不应该影响到扫描链的形成，现在完全是懵的。请详细指教一下。

sages

回复 21# otogyg


    我看了下RTL级代码，如之前贴上的，接在所有寄存器的时钟端口的信号是选通后的时钟信号。
    不知道是不是在综合的时候要对两个时钟信号进行其他操作呢？我看DFTC的sg上，修改这种DRC错误都是回到RTL进行修改的。。。这个我就懵了。

otogyg

回复 23# sages

                               
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但你看这个图上的b_clk1_reg的CK端前面明显不仅有MUX。

sages

回复 24# otogyg


    恩，确实是。我在RTL级编写代码的时候，对两个时钟的选取采用的是首先利用时钟下降沿同步test_mode，然后再选通哪一路通过MUX。这样的原因是为了避免有毛刺和亚稳态出现。按照这个思路去写选通时钟，确实会出现你说的那种情况。今天中午我又尝试了直接利用MUX选通时钟，即assign clk = (test_mode)?clk_test:clk_df;   这样写了之后在dft_drc就不会出现drc违例，但是只利用一个MUX进行信号选通，test_mode上的毛刺会带来输出clk的毛刺，所以我很迷惑应当如何进行这种选通时钟的书写呢？

otogyg

回复  otogyg


    恩，确实是。我在RTL级编写代码的时候，对两个时钟的选取采用的是首先利用时钟下降 ...
sages 发表于 2012-8-10 14:31

                               
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测试下，无论是test_mode还是rst还是clk都是可控的，也就是说这些信号什么时候加都是可以控制的。
所以test_mode这个信号不会出现毛刺，亚稳态也不会有，你多虑了。
有时间了解下测试是怎么做的，就不会有这样的疑问了。

sages

回复 26# otogyg


    也就是说，不用考虑这些毛刺的问题了吗？wow，那设计就方便多了诶。很抱歉在测试这一块了解得确实太少了。我再自己看看如何DFTC吧。感觉始终没有综合出一个正常的电路图出来。。。
    PS：有没有介绍毛刺这一块的相关资料呢。麻烦推荐一下。

sages

回复 26# otogyg


   

顺便问一下，我这次综合又报DRC的错，他说红色模块的clock端口是uncontrol的，但是我看这几个寄存器明显都是一样的接在同一根选通出来的时钟线上嘛。这种情况您有经验没呢

otogyg

回复 27# sages
测试下（除去功能测试)是不用考虑的。你是说亚稳态？

pphongbo

我会跟帖的 我也出现了这个问题

xiubo541038

我是新手，最近在做扫描链插入，遇到一些问题，希望大家指点下。
主要有下面几个疑问：
1、假如我们的设计有多个功能模块，有多个层次，那测试信号如scan_enbale，scan_datain，scan_dataout等信号只需要在顶层模块定义就行了吗？
2、如果设计中有多个时钟，每个时钟都有驱动寄存器，那时钟的选择怎么做
我发现我按本帖上的方法试了，但是好像没有插入扫描链，输入悬空的，输出被拉到地了