verilog 动态赋值一问？

PYGH · 发表于 2012-7-19 09:27:38

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如果有 wire [31:0] data; wire [7:0] q;能否这样赋值assign q = data[i:k].其中i和k为变量。谢谢

falloutmx · 发表于 2012-7-19 10:25:49

你觉得能综合出这样的硬件电路吗？

PYGH · 发表于 2012-7-19 12:39:22

不可以，所以想和大家请教一下，是否有办法解决动态赋值的问题

richardxingxing · 发表于 2012-7-19 14:33:55

按条件写case

fucloudsea · 发表于 2012-7-20 18:11:14

只能穷举了，有几种情况写几种，真正动态的是综合不了的

mosou · 发表于 2012-7-20 22:07:42

SV 中可以使用动态数组，但V中不能使用

ICS · 发表于 2012-7-21 18:27:19

明天去试验一下。

liujian_2009 · 发表于 2012-7-21 18:42:13

写代码的目的是综合处电路

lara9554 · 发表于 2012-7-28 22:38:06

应该不可以的

davincikk · 发表于 2012-7-29 10:11:14

肯定是综合不了呀，用case枚举吧

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