功能仿真和未加延时的综合后仿真不一致怎么办

313008234 · 发表于 2012-7-3 10:39:19

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在VCS里仿真，用.v文件功能仿真正确。
可“generate netlist for function simulation only”选中之后，进行不加延时的综合，仿真却出现错误。
请教各位大神，出现这问题的原因大致是什么

tigerjade · 发表于 2012-7-3 11:50:41

看看网表生成时有没有什么警告，可能会有有用信息。

ysxiliu · 发表于 2012-7-3 12:27:46

我也遇到过和楼主相同的问题

313008234 · 发表于 2012-7-3 14:50:38

回复 2# tigerjade
我试试看

313008234 · 发表于 2012-7-3 15:06:12

回复 3# ysxiliu
那你是怎么解决的呢

como19860708 · 发表于 2012-7-4 08:50:50

我遇到过类似问题：
仿真软件 modelsim ，设计软件diamond
电路表现为非同步性，DATA 与CLK两个信号，DATA在上一个模块与在CLK上升沿变化，在第二个模块中，在CLK上升沿采样data信号，发现得到的为本周期的值，而非上一周期的值，表现为二者异步。
未找到原因，只得在第二个模块中多加了一级寄存器。

ysxiliu · 发表于 2012-7-4 09:22:20

回复 5# 313008234

目前没有解决

bukubuku · 发表于 2012-7-4 17:16:23

这种原因很多了，关键是要trace到出问题的点，看什么到底原因导致的。
可能原因：
没加延时、timing_check出violation、clock_gating导致时钟出现相位差、竞争冒险等，不一定是设计的问题，很多情况下载layout后反标上的延时就没问题了

tiangua · 发表于 2012-7-4 23:47:09

仿真波形看一下不就知道了

acterone · 发表于 2012-7-10 22:33:34

问题太笼统，不能准确定位，但希望以下内容对你有所帮助：
1、.v文件的仿真，即便不综合也可以仿真，属于理论仿真；
2、生成网络后的仿真属于，属于将你的代码综合成具体硬件电路的仿真（没有延迟信息）；
所以你的情况有可能是出现了“不可综合的语句”，如果设计简单，可以通过查看 RTL viewer ，看看综合后的结果是不是你想要的设计初衷，如果不是则改之~

[求助] 功能仿真和未加延时的综合后仿真不一致怎么办

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