VCS中编译Altera库

tangxij

dffep是一个primitive类型的：
primitive dffep (q, ck, en, d, s, r);
        output q; // dff output
        input ck; // clock
        input en; // clock enable
        input d; // dff data input
        input s; // async set
        input r; // async reset

        reg q;
        initial q=1'b0;
        table
////////////////////////////////////
        endtable
endprimitive

在Altera库中是这么调用的：
dffep sync_dffe (
                 .q( sync_dffe_q ),
                 .ck( slow_clock ),
                 .en( 1'b1 ),
                 .d( ~sync_dffe_q ),
                 .s( 1'b0 ),
                 .r( 1'b0)
   );
但是VCS编译不过去，请教下高手，怎样才能让VCS编译过去，而且不用修改库文件？
如果修改成 dffep sync_dffe(sync_dffe_q, slow_clock, 1'b1, ~sync_dffe_q, 1'b0, 1'b0)是可以编译过的。

demonsolar

做FPGA还是modelsim吧
VCS是做asic的

tangxij

做FPGA的系统仿真，想提高一下速度。有没人知道这个问题的？

cafszyl

回复 3# tangxij


    你这个库是altera的，本身就是FPGA，在仿真的时候要用到这三个文件220model，cycloneii_atoms，altera_mf

icfans3

VCS仿真Altera core时编译Altera的库方法和Modelsim一样吗

弧微光

icfans3 发表于 2013-5-13 08:45
VCS仿真Altera core时编译Altera的库方法和Modelsim一样吗

同问。。。。。。。。。

ygpygp1234

大家好，我在用iverilog工具时也遇到了iverilog编译器无法支持dffep的"抱团"用法，导致无法进行仿真，而用modelSIM就支持这个用法。。。正在找解决方法

smarthb

vcs仿真altera的ip时，只要不牵涉到加密模块的仿真，一般直接在vcs的filelist中加上需要编译的文件（一般是220model，altera_primitives，sgate，altera_mf等），然后编译即可。如果碰到加密文件，应该只能止步了；哪位大神有解决办法没？