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查看: 9465|回复: 14

[求助] encounter load io assignment file时不识别我定义的pad

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发表于 2012-5-21 21:09:29 | 显示全部楼层 |阅读模式

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我在encounter中load我写好的io assignment file的时候,报出如下warning
unable to determine object from name
是怎么回事呀?

首先自动保存的io assignment file内容如下:
Version: 2

Offset: 2.7000
Pin: clk N 2 0.7000 0.7000
Offset: 141.3000
Pin: res N 2 0.7000 0.7000
Offset: 278.4000
Pin: a[2] N 2 0.7000 0.7000
Offset: 1.8000
Pin: a[1] W 3 0.8000 0.8000
Offset: 79.2000
Pin: a[0] W 3 0.8000 0.8000
Offset: 156.0000
Pin: b[2] W 3 0.8000 0.8000
Offset: 2.7000
Pin: b[1] S 2 0.7000 0.7000
Offset: 141.3000
Pin: b[0] S 2 0.7000 0.7000
Offset: 278.4000
Pin: scan_en S 2 0.7000 0.7000

里边只定义了pin 没有pad信息。我自己在下边加上
Orient: R180
Offset: 100
Pad: CORNER_PAD1 NE PLCORNER_D
定义了一个pad,再load这个文件的时候就出错了
发表于 2012-5-22 09:00:58 | 显示全部楼层
多半是格式不對,用一個帶PAD的netlist,讓encounter自動擺一次,再吐出一個iofile,
 楼主| 发表于 2012-5-22 09:23:40 | 显示全部楼层
回复 2# 陈涛


    怎样让网表中带pad?也是自己在网表里写吗?
发表于 2012-5-22 10:04:02 | 显示全部楼层
回复 3# hbbdlx


    让前端给

   让工具给是不现实,它又不会创造


让你写,你甚至连信号干什么的都不清楚,更别提用什么pad类型对那个信号好了
 楼主| 发表于 2012-5-22 10:22:43 | 显示全部楼层
回复 4# damonzhao


    我现在就是自己写了个verilog的小程序,自己先学习一下后端的整个流程。刚才查资料说要在verilog的顶层模块里例化pad,我还真是无从下手。有人说看一个pad的pdf文档里边有说明什么样的module用什么样的pad  但是我都不知道是哪个pdf呀  我把库里边的文档都找一遍了
发表于 2012-5-22 10:39:04 | 显示全部楼层
回复 5# hbbdlx


    就是IO的一个library库的文档吧

肯定有,你自己找找看,数字模拟的PAD都有不同,自己研究下吧
 楼主| 发表于 2012-5-22 10:43:30 | 显示全部楼层
回复 6# damonzhao


    也只能自己琢磨了  谢谢啊~~
发表于 2012-5-22 10:52:32 | 显示全部楼层
回复 7# hbbdlx


    具体项目的时候,PAD的选择和摆放方案会有专门人提出来的,后端按照要求摆放就好了
 楼主| 发表于 2012-5-22 11:34:04 | 显示全部楼层
回复 8# damonzhao


    可是我现在还不会加pad呢,还处于特别菜鸟级别呢,呵呵~~
   还有几个问题您能帮忙解答下吗?
       1. 是在verilog代码里,给模块的输入输出端口都连接上pad,然后综合出网表,再自己在网表里加core供电电源pad和IO供电电源pad以及corner pad吗?
       2. 还有其他的pad要加吗?
       3. 在综合的时候脚本里边需要加什么语句约束吗?
   先谢谢啦~~我自己瞎鼓捣着学习,真是很费劲呀~~
发表于 2012-5-29 10:50:52 | 显示全部楼层
1。PAD部分不需要综合也可以,最后单独写一个网表就可以,只要链接关系正确就好了,注意IO单元的选型
2。看片子的情况,powercut也需要吧
3。为了添加pad,不需要什么约束吧
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