基于Verilog的HDB3编译码模块设计

2004111 · 发表于 2011-6-1 21:27:13

hen hao hen hao a

xierunyan123 · 发表于 2011-12-12 19:07:30

正是我所需要的，谢谢了

lzhfdxhxm · 发表于 2012-5-21 00:02:20

回复 7# pzchu

同上。能不能问你个有关这个程序的问题？谢谢

pzchu · 发表于 2012-5-21 00:04:19

回复 13# lzhfdxhxm

不好意思哈这段代码我还没看。。。。啥问题呢？

lzhfdxhxm · 发表于 2012-5-21 00:19:53

在译码器实验报告中的那句“ 由图1，输入数据如红圈所示为01 11 00 00_ 00 11 01 11_ 01 00 00 01_ 11 00 00 00_ 11 00 00.....即+1 -1 0 0_ 0 -V +1 -1_ +D 0 0 +V_ -1 0 0 0_ -V 0 0 ...... ”是什么意思呢？这个输入数据算是什么码啊。译码器的test模块不应该是输入HDB3码吗？

lzhfdxhxm · 发表于 2012-5-21 00:25:00

回复 14# pzchu

在译码器实验报告中的那句“ 由图1，输入数据如红圈所示为01 11 00 00_ 00 11 01 11_ 01 00 00 01_ 11 00 00 00_ 11 00 00.....即+1 -1 0 0_ 0 -V +1 -1_ +D 0 0 +V_ -1 0 0 0_ -V 0 0 ...... ”是什么意思呢？这个输入数据算是什么码啊。译码器的test模块不应该是输入HDB3码吗？输入数据在译码器里的test_decorder.v里面

jjjgysb · 发表于 2012-5-21 11:00:57

泪牛满面啊！终于找到了啊！

缃雪藻 · 发表于 2013-5-18 13:10:26

谢谢楼主分享哈，最近正学这个。

Maccurry · 发表于 2016-6-24 10:55:03

下载看看。。。

limingnefu · 发表于 2016-9-21 13:07:44

我来学习一下

[资料] 基于Verilog的HDB3编译码模块设计

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