锁相环仿真

lifusu · 发表于 2012-3-24 22:04:57

本帖最后由 lifusu 于 2012-3-24 23:08 编辑

回复 10# semico_ljj

为什么我的时钟PLL仿真不用这么长时间，完全是管子级的，无任何模型，不到4个小时。

lifusu · 发表于 2012-3-24 22:08:57

回复 10# semico_ljj

我发过pll的帖子，你也回答过，呵呵~~

scpuke · 发表于 2012-3-29 16:22:40

我用spectre和hspice仿锁相环时，仿真一次到达锁定，少则需要一个星期，多则十几天、几十天的时间。
请问大 ...
wuhongtian 发表于 2012-3-22 21:16

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PLL环路锁定的仿真慢，根源在于两个时间常数的矛盾：一个是loop的带宽，一般说来是几KHz到几MHz，这就决定了要看清楚loop的行为，tran的时间长度不能小于几十毫秒至几十微秒；另外一个是VCO的振荡频率比较高，一般几百MHz到几个GHz，这就决定了tran的step会非常小，从ps甚至到fs。。。

VCO的频率与loop带宽的比值越大，这个矛盾就越突出，tran仿真需要的时间就越长。

对于vco几百MHz，loop带宽几MHz的小pll来说，完全可以用原理图，一两个小时可能就跑完了。
对于vco几个GHz，loop带宽几十KHz的FNFS来说，完全用原理图仿tran是不可能的，再强的服务器来跑也费劲，就算跑出来了波形也打不开，因为数据点太多了。如果要看loop行为，唯一的办法就是把vco拿掉，让tran的step变大。比如用veriloga把vco和loop divider封成一个model，这样等效于降低了vco的频率，去掉了第二个限制因素。

上面是根本解决之道。当然，尽量拿掉不太相关的模块也会有效，比如把bias都换成理想源，但是fvco/BW一旦大起来这招就没啥效果了。