求助，如何降低环形振荡器VCO的相位噪声

kevinbest2008 · 发表于 2012-3-21 15:55:17

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我现在在做PLL，采用的是环形振荡器，replica bias ，环形振荡器为3级，现在phasenoise -72dB在100k时,-101dB在1meg时，如何降低相位噪声呢？谢谢

fogworld · 发表于 2012-3-22 21:12:51

增大电流试试

kau · 发表于 2012-3-31 17:39:48

同意，呵呵。

dongzz201 · 发表于 2012-3-31 17:52:18

是否可以采用4级呢？试试吧

fogworld · 发表于 2012-4-3 01:00:27

看了一个文章说同样的结构，5-stage的比4-stage的好。

bananawolf · 发表于 2012-4-3 04:27:50

回复 1# kevinbest2008 你的环振频率多少？性能好坏和频率有很大关系的，我觉得你这个噪声已经不错了。

pop326 · 发表于 2012-4-4 07:18:49

振盪頻率要求到多少?! 如果是要到GHz以上,環形的架構其phase noise應該不太適用

lifusu · 发表于 2012-4-13 22:52:37

回复 6# bananawolf

你好，我做的也是3级的环形振荡器VCO，振荡频率为240MHz时，PN＝64dBc@100k, 91dBc@1M，不知道这样的相位噪声怎么样呢？

kevinbest2008 · 发表于 2012-4-16 16:07:06

回复6#，我的中心频率是200M。

xavi17 · 发表于 2012-4-16 16:39:27

回复 1# kevinbest2008

请问下你做pll时是用matlab进行建模的吗，想问下怎么进行噪声模型仿真的

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