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楼主: estyzq

[求助] lvs的一个报错问题[已解决]

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发表于 2012-3-1 17:06:26 | 显示全部楼层
RUN LVS-H 情况是加上 LVS REPORT OPTION X, 可看见详细的REPORT。
 楼主| 发表于 2012-3-1 17:24:00 | 显示全部楼层
回复 11# reddamm


    你好,你说的eeprom可能有两个VDD和GND的情况我已经检查过了,图片如下

eeprom的VDD情况

eeprom的VDD情况

我曾经做过一个尝试,如果将VDD和GND,与top部分的电源和地连接在一起(我指的是APR时),那么lvs就不会报这个警告

eeprom的GND情况

eeprom的GND情况
发表于 2012-3-1 17:43:35 | 显示全部楼层
如果不涉及太大问题的话(只是个人练习用的数据),把网表发出来看看
发表于 2012-3-1 19:28:22 | 显示全部楼层
学习中~~~~~
发表于 2012-3-1 19:42:10 | 显示全部楼层
前来学习,高人多
发表于 2012-3-2 09:38:56 | 显示全部楼层
回复 12# estyzq


    你工作很认真,值得我们学习。
你还可以试试, 在LVS RULE里加上一句, VIRTUAL CONNECT NAME “VDD” “GND”,RUN一下试试。
如果还有WARNING的话,就打开EEPROM_TOP的LAYOUT,把里面所有的VDD/GND替换成VDD:/GND:,
然后在LVS RULE里加一句,
VIRTUAL CONNECT COLON YES
VIRTUAL CONNECT NAME “VDD" “GND”
原因是因为你的LAYOUT里有相同的名字而没有把它连接在一起导致。
 楼主| 发表于 2012-3-2 11:03:18 | 显示全部楼层
本帖最后由 estyzq 于 2012-3-2 11:21 编辑

回复 16# reddamm


   你好,我已经按照你的意思在lvs rule中加上了如下句子VIRTUAL CONNECT NAME ?VDD? ?GND?
但是仍然没有效果,还是存在同样警告。
请问VIRTUAL CONNECT NAME 这个设置的意思是什么?是说VDD GND这样的电源是虚拟连接?也就是悬空的吗?

你提到的在eeprom的layout中进行修改,由于这个eeprom是硬核,所以没办法在icfb中选中这个label进行修改,只能说多打一个label,然后再把两个label在spice网表中用connect来连接起来。我的设计中也可以保证没有使用VDD的电源名,但是top部分的地名字和eeprom的地名字都是GND,只是说两个的电源没有连接起来。


还有就是这个eeprom是硬核,我想应该不会有什么问题,毕竟是foundry提供的。它lef中定义的电源和地如下:
PIN VDD
    DIRECTION INOUT ;
    USE POWER ;
    SHAPE ABUTMENT ;
      PORT
        LAYER metal3 ;
        RECT 0.000 802.000 1.000 812.000 ;
      END
      PORT
        LAYER metal3 ;
        RECT 0.000 811.000 10.000 812.000 ;
      END
  END VDD
  PIN GND
    DIRECTION INOUT ;
    USE GROUND ;
    SHAPE ABUTMENT ;
      PORT
        LAYER metal3 ;
        RECT 452.240 811.000 462.240 812.000 ;
      END
  END GND
 楼主| 发表于 2012-3-2 11:05:20 | 显示全部楼层
回复 13# damonzhao
网表内容如下,由于eeprom没有spice网表,所以只能加个自己写的顶层,top.spi就是我抽出来的一个单独的lef对应的部分。

.INCLUDE "top.spi"

.SUBCKT HJ250EEPEE8K1PL_E Dout A[12] A[11] A[10] A[9] A[8] A[7] A[6] A[5] A[4]
+ A[3] A[2] A[1] A[0] Din CE_B OE_B WE_B WRITE ERASE WERASE ID_MODEB POR EECLK
+ EMOD[1] EMOD[0] CURENB SEL CELL_I[7] CELL_I[6] CELL_I[5] CELL_I[4] CELL_I[3]
+ CELL_I[2] CELL_I[1] CELL_I[0]
.ENDS


.SUBCKT rfid CLK CLR DATA_IN_ANA Trng_Data SEND_FINAL_OUT Trng_En
Xdigit top $PINS clk=CLK rst_b=CLR data_in_ana=DATA_IN_ANA
+ rand_data_out=Trng_Data send_final_out=SEND_FINAL_OUT rand_en=Trng_En dout=dout
+ a[12]=a[12] a[11]=a[11] a[10]=a[10] a[9]=a[9] a[8]=a[8] a[7]=a[7] a[6]=a[6]
+ a[5]=a[5] a[4]=a[4] a[3]=a[3] a[2]=a[2] a[1]=a[1] a[0]=a[0] din=din por=por
+ ce_b=ce_b oe_b=oe_b we_b=we_b id_modeb=id_modeb curenb=curenb emod[1]=emod[1]
+ emod[0]=emod[0] werase=werase erase=erase write=write eeclk=eeclk sel=sel
+ cell_i[7]=cell_i[7] cell_i[6]=cell_i[6] cell_i[5]=cell_i[5] cell_i[4]=cell_i[4]
+ cell_i[3]=cell_i[3] cell_i[2]=cell_i[2] cell_i[1]=cell_i[1] cell_i[0]=cell_i[0]

Xeeprom HJ250EEPEE8K1PL_E $PINS Dout=dout A[12]=a[12] A[11]=a[11] A[10]=a[10]
+ A[9]=a[9] A[8]=a[8] A[7]=a[7] A[6]=a[6] A[5]=a[5] A[4]=a[4] A[3]=a[3] A[2]=a[2]
+ A[1]=a[1] A[0]=a[0] Din=din CE_B=ce_b OE_B=oe_b WE_B=we_b WRITE=write
+ ERASE=erase WERASE=werase ID_MODEB=id_modeb POR=por EECLK=eeclk EMOD[1]=emod[1]
+ EMOD[0]=emod[0] CURENB=curenb SEL=sel CELL_I[7]=cell_i[7] CELL_I[6]=cell_i[6]
+ CELL_I[5]=cell_i[5] CELL_I[4]=cell_i[4] CELL_I[3]=cell_i[3] CELL_I[2]=cell_i[2]
+ CELL_I[1]=cell_i[1] CELL_I[0]=cell_i[0]
.ENDS

.GLOBAL VDD GND
发表于 2012-3-2 11:21:19 | 显示全部楼层
本帖最后由 damonzhao 于 2012-3-2 11:31 编辑

top.spi的内容是什么?
下面这一部分么?
.SUBCKT top ……………………

cell 名称为top吧?
对应整体里是digit?
发表于 2012-3-2 11:30:41 | 显示全部楼层
本帖最后由 damonzhao 于 2012-3-2 11:32 编辑

你试试用我这样改的网表怎么样,添加加粗的地方

.SUBCKT rfid VDD VCC

Xeeprom HJ250EEPEE8K1PL_E $PINS inh_vdd=VCC
Xdigit top $PINS inh_vdd=VDD

.SUBCKT HJ250EEPEE8K1PL_E inh_vdd
.SUBCKT top inh_vdd


.GLOBAL  GND
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