verilog import 产生schematic

carolin

大家有没有将verilog code导入Cadence的经历啊，能不能直接产生schematic的？具体到晶体管的那种，能的话要步骤是什么样的，跪求高手出山解答、、、

umts2000

那一级的verilog code?????

carolin

回复 2# umts2000


    最基本的logic gate，像inv，or，and、、、这些基本的cell可以import生成schematic吗？

umts2000

回复 3# carolin


    如果在综合时使用工某fab的标准库，应该可以的：先导入标准库，再倒入verilog。映射一下试试~~~~

carolin

回复 4# umts2000


    谢谢你。你说的标准库具体是指什么呢？是具体的工艺库，像包含nmos，pmos，resistor的那种吗？这些只是做analog design时用的东西啊，对于digital的design来说，标准库就是包含像inv，and，or的这些gate的库吧，我现在就是想将描述这些gate的verilog import 到cadence，想生成schematic，像模拟设计，具体到晶体管级。

umts2000

回复 5# carolin


    你做asic综合的时候难道没有依据某fab的标准单元库？？？

blam

if the verilog is rtl, you can use debussy or verdi to read the code. debussy/verdi can generate the visual view.  LEC can also generate the schematic view of the rtl.
If the verilog is logic gate, you can use 'verilogIn' in cadence to import the verilog gate file into a schematic.

无乐不作

回复 7# blam


   生成的schematic为什么VDD 和VSS 没有连线呢，导致仿真不了，需要手动一个一个连？

records

回复 4# umts2000


我也遇到同样的问题，将Verilog网表导入到cadence上，只能生成门级电路，无法实现晶体管级别的电路，还需要添加哪些库吗？有没有一些教程或者文档分享一下

peterlin2010

records 发表于 2016-7-5 15:20
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首先须schemaic/symbol base 的 Standard cell library .
  须先 建好 standard cell .
verilog Import 选对 Standard cell  library , 另外 POWER GND 记得要宣告