[[已解决]]求助，如何正确设置dc的set_false_path

estyzq

请问各位，一个设计，外部输入有时钟clk、复位rst；还有内部的分频时钟clk4，clk8，clk16等；在dc的sdc文件中，对clk使用了create_clock，对分频时钟使用created_generated_clock进行了约束。

请问，需不需要在设置分频时钟之间和分频时钟与clk时钟之间进行set_false_path的设置？
请问，需不需要在（分频和主）时钟与复位之间进行set_false_path的设置？

A1985

他们是同步时钟，工具要分析。

A1985

rst可以设置false path。
set_false_path -from [get_ports rst_n】

estyzq

回复 3# A1985


你好，是否是只需要：set_false_path -from rst -to clk和 set_false_path -from clk -to rst
其他对分频时钟是不要这样的设置？

optihack

div clk不需要和master clk设 false_path, 他们是synchronous

aries2008

学习了

ikey

需要用到set_false_path有下面这些地方：
异步时钟之间。到meta-stability的第一个ff路径。静态信号，比如：reset, test_mode, function_mode_select。
注意：对于reset，如果在工作时，reset信号有效时，时钟信号不翻转，用set_false_path，但是，如果reset信号有动作，时钟同时也有动作，则不能set_false_path。-- 陈版[原创] 数字后端 FAQ （2/11更新到时序收敛）http://bbs.eetop.cn/viewthread.p ... ght=%2B%B3%C2%CC%CE

shidalaoliu

回复 7# ikey
请问我如何知道reset和时钟信号不是同时有动作？

杰克淡定

一般我们认为create_clock与created_generated_clock之间是同步的，所以它们之间不要设置false path。如果你的分频时钟与源时钟不需要同步，则分频时钟也可定义为create_clock，然后时钟之间再设置false path。

一般异步复位可以设置false path，但是用某个clk抓过之后的异步复位，再在这个clk域下使用时，不要设置false path