刚刚开始用task，请指教有没有错误（已经解决，设全局变量）

atlandis · 发表于 2012-2-10 20:51:35

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本帖最后由 atlandis 于 2012-2-14 15:17 编辑

task AHB_master_assignment
(
      input  integer delay1，
      input  integer delay2，
      input  [7:0] idata，
      input          ivld，
      output [7:0]  o_data，
      output       o_vld
);
begin
@(posedge clk)
#delay1
o_data = idata;
//command
o_vld  = ivld;

#delay2
@(posedge clk)
#delay1
o_data = 8'b0;
o_vld  = 1'b0;
end
endtask

////////////////////////////////////////////////////////////////////////////////
//  调用task， cmd_data和cmd_data_vld是我希望的输出，clk是系统时钟
////////////////////////////////////////////////////////////////////////////////
AHB_master_assignment(1,10,8'b10101010,1'b1,cmd_data,cmd_data_vld);

刚刚学习用task，请问有错么？

atlandis · 发表于 2012-2-10 21:34:37

回复 1# atlandis

仿真了一下，发现 cmd_data,cmd_data_vld的值一直是0

请问，哪里出错了呢？

atlandis · 发表于 2012-2-11 11:17:43

回复 2# atlandis

呵呵，贻笑大方了，逻辑错误，呵呵，应该设为全局变量

wrhwindboy · 发表于 2012-2-12 07:37:40

请注意task的verilog官方说明，task中的output是在task执行结束的时刻赋值。也就是说output只返回task 运行结束时点的值。你要想实现task对一个变量（记住是reg类型）赋值并要想实时反映你的赋值信息，那就要在task体外面对这个变量进行声明。
reg a;
task con_a;
@(posedge clk) a =1;
#100;
@(posedge clk) a=0;
endtask

wrhwindboy · 发表于 2012-2-12 07:39:47

请注意task的verilog官方说明，task中的output是在task执行结束的时刻赋值。也就是说output只返回task 运行结束时点的值。你要想实现task对一个变量（记住是reg类型）赋值并要想实时反映你的赋值信息，那就要在task体外面对这个变量进行声明。
reg a;
task con_a;
@(posedge clk) a =1;
#100;
@(posedge clk) a=0;
endtask